前面介绍的组合逻辑电路，其任意时刻产生的输出仅与当时的输入有关，它没有记忆功能。而触发器是一种具有记忆功能的电路，在任意时刻产生的输出不仅与当时的输入有关，而且还与过去的输入有关。
1．RS触发器1).RS触发器简介 上图为RS触发器电路框图，输入端为R、S、CLK，输出端为Q、QB，其中时钟CLK为输入门控信号，只有CLK信号到来时，输入信号R、S才能进入触发器。依CLK信号的触发方式不同，RS触发器可分为上升沿触发和下降沿触发两种。上图为上升沿触发的RS触发器。RS触发器真值表如下表所示。
2)．RS触发器的设计 在D盘中先建立一个文件名为SYRS_FF的文件夹，然后建立一个SYRS_FF的新项目，输入以下的源代码并保存为SYRS_FF.v。
源代码输入完成后，我们将器件选择为EPM7128SLC84-15。引脚分配需要参考MCU&CPLDDEMO试验板的电路原理，这里的引脚分配见下表。
器件编译通过后，可进行仿真，仿真终止时间(EndTime)设为1002μS，R信号半周期设为10μS，S信号半周期设为20μS，时钟信号(CLK)半周期设为2μS。 
上图为RS触发器在QUARTuSIL集成开发软件中的仿真波形。接下来进行*.pof至*.jed的文件转换，最后将*.jed文件下载到ATF1508AS芯片中。在MCU＆CPLDDEMO试验板上，改变SO—S1的输入状态（开关拨上时为低电平，拨下时为高电平，），然后再按动一下GCLK2键。可以看到，LEDO、LED1的输出状态和上表（RS触发器真值表）完全吻合。
2．JK触发器
1)．JK触发器简介 上图为JK触发器电路框图，输入端为J、K、CLK，输出端为Q、QBo其中时钟CLK为输入门控信号，只有CLK信号到来时，输入信号J、K才能进入触发器。依CLK信号的触发方式不同，JK触发器可分为上升沿触发和下降沿触发两种。上图为上升沿触发的JK触发器。下表为JK触发器真值表。
2).JK触发器的设计在D盘中先建立一个文件名为SYJK_FF的文件夹，然后建立一个SYJK_FF的新项目，输入以下的源代码并保存为SYJK_FF．v。
为EPM7128SLC84-15。引脚分配需要参考MCU&CPLDDEMO试验板的电路原理，这里的引脚分配见上表。器件编译通过后，可进行仿真，仿真终止时间(EndTime)设为100uS，J信号半周期设为57S，K信号半周期设为10US，时钟信号(CLK)半周期设为2μS。下图为JK触发器在QuartuslI集成开发软件中的仿真波形。接下来进行’．pof至”.jed的文件转换，最后将”.jed文件下载到ATF1508AS芯片中。
在MCU&CPLDDEMO试验板上，改变SO—S1的输入状态（开关拨上时为低电平，拨下时为高电平），然后再按动一下GCLK2键。可以看到，LEDO、LED1的输出状态和表3(JK触发器真值表)完全吻合。
3．D触发器1).D触发器简介 下图为D触发器电路框图，输入端为D、CLK，输出端为Q、QB。其中时钟CLK为输入门控信号，只有CLK信号到来时，输入信号D才能进入触发器。依CLK信号的触发方式不同，D触发器可分为上升沿触发和下降沿触发两种。下图为上升沿触发的D触发器。下表为D触发器真值表。
2)．D触发器的设计在D盘中先建
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源代码输入完成后，我们将器件选择为EPM7128SLC84-15。引脚分配需要参考MCU&CPLDDEMO试验板的电路原理，这里的引脚分配见上表。器件编译通过后，可进行仿真，仿真终止时间(EndTime)设为100μS，D信号半周期设为5μS，时钟信号(CLK)半周期设为2μS。下图为D触发器在QuartuslI集成开发软件中的仿真波形。接下来进行*.pof至*.jed的文件转换，最后将*.jed文件下载到ATF1508AS芯片中。
在MCU&CPLD DEMO试验板上，改变SO的输入状态（开关拨上时为低电平，拨下时为高电平），然后再按动一下GCLK2键。可以看到，LEDO、LED1的输出状态符合D触发器真值表。
4．带有复位的异性步T触发器
1)．带有复位的异步T触发器简介所谓T触发器就是翻转触发器或计数触发器，当每来一个时钟脉冲（或计数脉冲），触发器就翻转一次。下图为带有复位的异步T触发器电路框图。下表为带有复位的异步T触发器真值表。
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