1)．移位寄存器简介 上图为4位串行输入、并行输出移位寄存器逻辑电路。DATA为数据输入端；DO—D3为数据输出端；CLK为时钟信号，上升沿触发；CLRB为清零信号，下降沿触发。表5为移位寄存器真值表。
2)．移位寄存器的设计以设计4位串行输入、并行输出移位寄存器为例。在D盘中先建立一个文件名为SHIFT4的文件夹，然后建立一个SHIFT4的新项目，输 入以下的源代码并保存为SHIFT4.V。
module SHIFT4 (CLRB,CLK,DATA,
Q);∥模块声明及输入输出端口列表
input CLRB，CLK，DATA;
∥定义输入端口
output[3:O]Q：
∥定义输出端口
reg [3:O]Q：
∥定义Q为寄存器类型的4位变量
∥每当CLK产生上升沿或CLRB产
生下降沿时，执行一遍begin_end块内的
语句
always @(posedge CLK or negedge
CLRB)
begin
//begin_end块开始
if(!CLRB)Q<=O;
∥如果CLRB为低电平，Q输出0（非阻塞
赋值）
else ∥否
则
begin
Q<=Q<<1： ∥Q
左移一位后输出（非阻塞赋值）
Q[O]<=DATA; ∥0[0]输出
DATA的电平
end
end ∥begin_end
块结束
endmodule ∥模块结束
源代码输入完成后，我们将器件选择 为EPM7128SLC84-15。引脚分配需要参 考MCU&CPLD DEMO试验板的电路原 理，这里的引脚分配见下表。
器件编译通过 后，可进行仿真，仿真终止时间( End Time)设为100 μ s，DATA信号半周期设 为7μs，时钟信号(CLK)半周期设为 2μs，复位信号(CLRB)前5μs为低电 平，之后为高电平。
上图为4位串行输入、 并行输出移位寄存器在Quartus Ⅱ集成开 发软件中的仿真波形。接下来进行*．pof 至*.jed的文件转换，最后将*.jed文件下载到ATF1508AS芯片中。
在MCU＆CPLD DEMO试验板上，按 动一下GCLR键使移位寄存器清零，这时LED3～LEDO全亮。置S0为高电平（开关拨上时为低电平，拨下时为高电平），然后按动GCLK2键。可以看到，LEDO～LED4逐个熄灭（移位输出为高电平），状态和下表（4位串行输入、并行输出移位寄存器真值表）完全吻合。
4．计数器计数器是一种能够将输入的时钟脉冲记忆下来的数字电路。在数字系统中，计数器是一种使用很广泛的器件，它不仅能够记忆输入的时钟脉冲，还可实现分频、定时、产生同步脉冲及脉冲分配等。计数器的分类有好多种，以下是常见的几种分类方法。
1．按计数的进制分可分为二进制计数器、十进制计数器、任意进制计数器。
2．按计数的加或减可分为加法计数器、减法计数器、可逆（可加也可减）计数器。
3．按计数时触发器的翻转是否同步可分为同步计数器、异步计数器。
1)．4位二进制异步加法计数器简介 上 图为4位二进制异步加法计数器逻辑电路，时钟输入端为CLK，上升沿触发：CLRB为清零端，下降沿触发；输出端矧Q0～Q3。下表为4位二进制异步加法计数器真值表。
2)．4位二进制异步加法计数器的设计在D盘中先建立一个文件名为CNT4的文件夹，然后建立一个CNT4的新项目，输入以下的源代码并保存为CNT4．V。
源代码输入完成后，我们将器件选择为EPM7128SLC84-150引脚分配需要参考MCU&CPLDDEMO试验板的电路原理，这里的引脚分配见下表。
4为二进制异步加法计数器引脚分配图
器件编译通过后，可进行仿真，仿真终止时间(EndTime)设为100μs，时钟信号(CLK)半周期设为2μs，复位信号(CLRB)前5μs为低电平，之后为高电平。图8为4位二迸制异步加法计数器在QuartusⅡ集成开发软件中的仿真波形。接下来进行*．pof至*．jed的文件转换，最后将*．jed文件下载到ATF1508AS芯片中。
在MCU&CPLDDEMO试验板上，按动GCLK2键。可以看到，LED3—LEDO的输出状态符合4位二进制异步加法计数器真值表（下表）。
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