基于CPLD 120MHz高速A/D采集卡设计

　　在利用本文的设计方法进行120MHz A／D设计时应注意以下几点：

       （1）应选用 高速 器件。

　　（2）电路中的器件布局要合理，高频信号线应尽量的短。

　　（3）进行时序分析时应充分考虑器件延时，必要时应考虑长线传输延时，这也是高频信号线应尽量短些的原因之一。

　　（4）尽量采用同步设计。也就是说整个电 路要尽最大可能按某一高频时钟同步工作。本电路的同步时钟为60MHz。

　　（5）电路内部要尽量滤去毛刺。特别是触发器、计数器的时钟信号、清零信号和置位信号，更应如此。

       参考文献 

　　1．齐怀印，卢锦．高级逻辑器件与设计．北京：电子工业出版社，1996 

　　2．阎石．数字电子技术基础．北京：高等教育出版社．1996 

　　3．陈龙三．8051单片机C语言控制与应用．北京： 清华大学出版社，1999

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