混合讯号元件模型
为了解决混合讯号元件测试的要求和问题，我们定义了混合讯号元件测试所需要的同步和非同步控制的通用模型。图1是混合讯号元件测试的通用模型。
图1：混合讯号元件的通用模型
这个通用模型假设混合讯号测试机具备产生元件测试所需要的各种频率和时脉关系的能力以及同步不同讯号序列的能力。由于这些讯号会在元件中进行处理元件而输入或输出会以相同或不同的方式，因此测试机必须具备弹性来控制这些讯号以符合元件的操作特性并有效地控制测试设备进行快速测试的能力。
测试机架构
在本文中我们开发出符合上节所提到具备同步和非同步控制的混合讯号测试机。
图2测试机的时脉区块图和即时波形控制。测试机的主要硬体元件分成：
供应时脉每个次系统的主时脉次系统(master cLOCk subsystem)；产生和撷取数位讯号的两个数位次系统；藉由任意波形产生器(Arbitrary Waveform Generator, AWG)产生类比讯号的波形产生器次系统；撷取类比讯号的波形数位化次系统(waveform digitizer substysterm)。用来直接与DUT(Device Under Test)介面进行从属序列控制(slave squencer control)的ADC次系统(未图示于图中)。由测试机控制器(CPU)下载的测试程式的程序 会执行在每个次系统的控制和资料记忆体。讯号可以在不干扰测试机控制器的情形下藉由浮动接地(floating ground)的光学介面产生和测量讯号而次系统间的讯号则由平衡线(balanced lines)传输以避免杂讯的影响。此外，在即时序列控制时每个测试设备具有一个高效能32位元浮点运算的DSP单元并与资料传输路径连接。具弹性的程式让DSP可以符合复杂的通讯元件测试所需要的复杂测试讯号和资料流。
图2：先进测试系统架构
测试系统控制
每个次系统是以两个主时脉的时脉控制方式来进行操作，主时脉可以锁定元件的时脉输出因此可以进行个别的频率设定。这种双主时脉架构在次系统间提供同步和非同步的时脉控制。在产生和测量不同讯号之前，会先由测试机的控制器中下载程序。并由每个硬体模组序列控制器控制执行的序列，序列控制器根据时脉产生器的时脉来控制混合讯号。混合讯号间的控制是以阶层式的主/从序列架构来进行。测试机与元件数位控制电路介面的数位次系统的序列作为主序列而与其他硬体模组的序列作为从属序列。
测试机对应实际测试项目的五种测试状态如图3：READY、STATIC、PAUSE、ARMING和RUNNING，状态之间的改变由测试机的控制器控制。在测试程式的开发方面可以使用整合性的工具软体来简化开发流程。
RUNNING状态主要是产生和测量混合讯号，PAUSE状态让测试机的控制器可以在维持DUT操作的条件下，也就是不需要中断混合讯号的产生更改硬体模组设定。这项功能对于除错时的操作很有帮助。图4是混合讯号的波形。
图3：测试系统的状态控制
图4：混合讯号的波形范例
因此，相对于传统测试数位元件所面临的问题，这种测试机提供接近工作环境所需的精确非同步讯号输入和输出以及测试的简便性。硬体模组可以轻易地产生和测量不同讯号，每个硬体模组针对I/O埠都可以提供同步和非同步时脉关系的序列功能。这些功能也可以延伸到多DUT的测试以改善测试速度，因此可以平行测试相同或不同的DUT或是平行进行DUT 不同功能的测试。
高解析度 ADC 测试
通常高解析度ADC的小线性误差必须使用昂贵的测试设备以低测试速度来进行量测。由于DUT的低反应速度和大量的测试序列码使得测试时间非常长。因此这些元件的测试成本非常高。如果使用称为分割直方图法(divided section linear historgram mehthod)[5]的线性直方图法，可以得到高准确度的高解析度ADC测试结果。使用线性直方图法的系统架构可以比传统使用微处理器控制的DVM(Digital Volt Meter)的类比量测减少约十倍的测试时间。分割直方图法将整个测试ADC的范围分割成不同的部分，然后施加具有DC偏移值(DC offset)的上升波形(ramp waveform)给每个部分。这个方法可以降低测试设备的线性需求。
分割直方图法中会施加16位元的50KHz ADC讯号。图5是这个测试架构的简单区块图。
在这个方法中，分割部分的数目会决定测试的准确性，因此是很重要的参数。分割部分的数目也必须符合线性的要求，分割部分的数目可以用下式来表示：
n≥2(a-s)хEs/Er 公式(1)
n：分割部分的数目
s：测试设备的位元数目
a：测试ADC的位元数目
Es：在LSB测试设备的线性误差
Er：在LSB ADC测试的测试准确性
图5：ADC测试的区块图
但是，分割部分的数目除了由上式(1)所决定之外还必须考虑测试的解析度。根据直方图法，测试解析度是由输入讯号的slewrate和测试ADC的转换时脉频率所决定。通常由AWG或测试设备所产生的输出讯号并不是一个理想的上升波形而是呈现阶梯状的波形。因此测试设备上升波形的slewrate可以用(2)表示如下：
Ss=DsxfsxFs/2S 公式(2)
Ss：测试设备上升波形的slewrate(V/sec)
Ds：在LSB上升波形每个步骤的差值
fs：测试设备的转换时脉频率(Hz)
Fs：测试设备的测试范围(V)
图6：上升暂态波形
图7：差额线性测试结果
另一方面，符合测试解析度的slewrate要求可以表示如(3)：
Sr=RrxftxFa/2a 公式(3)
Sr：ADC输入讯号所需的slewrate(V/sec)
Rr：在LSB所需的测试解析度
fs：ADC的转换时脉频率(Hz)
Fs：ADC的全部范围(V)
上升波形的slewrate必须低于所需的slewrate和分割部分的数目，n为Fa/Fs。由(2)和(3)以及(1)和(4)可以决定分割部分的数目。
n≥2(a-s)хDsxfs/Rrxft 公式(4)
上述中最重要的部分为上升波形和上升波形之间的暂态电流。因此主AWG、offset AWG和资料撷取必须改变序列。测试系统的主序列器可以很精确地处理这些工作。图6是暂态部分的详细波形。
在上升波形结束，主AWG传送条件讯号给主序列器之后，主序列器停止撷取资料并传送控制讯号给offset AWG和主AWG。这个讯号强迫offset AWG提供下一个偏移值，而主AWO输出’0’。在AWG使用计时器达到稳定之后，主序列器传送控制讯号给主AWG重新开始上升并重复撷取资料量测。图7是16 位元50KHz ADC实际的线性测试结果，测试准确性约为19位元而解析度为20位元(16位元的0.05 LSB)。
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