目前DDC还都是由ASIC芯片来完成的，相当于DSPs的协处理器。目前的单通道DDC产品主要是：In量ersil公司的HSB50214B和ADI公司的川D6620。采用AsIC芯片的好处在于成本较低，而且可以保证足够的运算能力：虽然大多数DDC专用芯片都是部分可编程的（包括NCO的频率和相位、抽取系数等），但是由于硬件结构上的限制，DDC专用芯片在灵活性上仍然存在着很大的不足，不能根据需要灵活设。随着高性能DSP处理器的出现，软件无线电中将能够用通用DSP处理器来完成DDC、解调和所有的基带处理工作，这样才是真正的将无线电功能软件化。利用多相滤波器降低运算量，但是多相滤波器从本质上来说只是一种多个并行运算结构，并不能减少总的计算量，因此在用通用DSP软件实现DDC的情况下没有太多的好处，而且如果采用多相涟波器结构，那么各分支滤波器的抽头系数将是不对称的，这反而带来了麻烦。
由于Doc需要异常大的计算量，我们选用了量I公司的高性能处理器-MS320C6201B。作为目前世界上的高性能DSP处理器中的代表产品，它强大的计算能力使得实用的软件DDC己经成为可能，它的一些特点将在我们的设计中带来非常多的益处，这在后面还将详细介绍。数字下变频器的总体结构DDC主要的两个功能是下变频和抽取，结构上也可以分为这样两个部分：第一部分利用数字混频器降低信号频率；第二部分把信号先通过低通滤波器后，然后进行抽取，降低采样率。
抽取器的原理和实现信号经过数字混频器后成为基带信号，信号总的带宽大幅度变小，根据采样定理，这时的采样率也可以大幅度的降低，以降低后端DSP处理器的计算量。在抽取器的前面，信号首先要通过一个低通滤波器，滤掉可能发生混盛的高频部分。当抽取率非常大时，比如0：l，用常规方法设计有这么窄的通带、并且过渡带较陡的滤波器是擂要非常大的阶数，是难以实现的。在用DSP处理器构造多级aC滩波器时需要注意的一个问题是积分器的滋出问题。我们采用4级的CIC滤波器，这样阻带衰减（第一旁瓣与主瓣电平的比值）达到了54.6dB，墓本能够满足实际的要求。由于混频器和aC中的积分器处理的是未经过抽取的信号，有着非常高的速率，因此这两个环节是DDC中计算量最大的部分，需要精心设计，减小所需的时钟周期。
我们采用了下面的一些方法来优化程序：I）由于在C6201的指令集中，读数据指令需要5个时钟周期，是需要时钟周期最多的指令，并注意到物入信号为shor量类型（16bi量），为了优化程序性能，我们用字操作代替半字操作，使用取字指令LDW代替LDH，一次读入两个shor量类型的数；并且充分利用A、B两个数据通路的并行性，同时读入两个word，也就是4个shor量类型输入数：2）由于C6201中拥有两个乘法器，可以同时完成两次乘法，因此我们采用SMPYLH和SMPYHL指令同时对输入数据进行乘法混频计算，当时要注意这时对本振数据的存储方式；3）为了使程序精简，我们把乘法混频和cIC滤波器的4级积分器部分合在一起完成，这和高级语言中的模块化设计是相反的；4）由于C6201提供了32个32bi量的寄存器，这为我们设计滤波器提供了非常大的方便，我们可以用数童众多的寄存器作为滤波器的存储单元，记录输入和输出的历史值，以减少数据读写操作，但要注意的是如果占用过多的寄存器，将会给线性汇编编译器的工作带来困难，根据经验，占用寄存器器的数量不宜超过总数的112；s）利用量I编译器的软件流水优化技术，大幅度提高程序的并行性，优化后的程序所用的时钟周期可以减小到以前的114到1/5。
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