FPGA时钟生成

     FPGA 都有内置专门的时钟控制部件用与产生应用所需要的时钟， ALTEra 的 FPGA 中有 PLL ， Xilinx 有 DLL 。专门的时钟控制部件一般包括时钟乘法器和除法器、锁相器、可编程占空比、外部时钟输出控制信号。通常设计中我们用的最多的是时钟乘法器和除法器，用于调整输入和内部时钟之间的比例关系，其次是锁相器，用于调整输入和内部时钟、以及多个内部时钟之间的相位关系。若时钟乘法器系数为M，除法器系数为N，则：

        Finternal =  Fin × (M/N)

     以Cyclone III为例，1<=M<=31, 1<=N<=32。可调整的相位精度为Fin/(8*N)。

     每一个Cyclone III的 PLL 可最多输出5个不同频率和相位的时钟，每一个Cyclone III芯片内有4个 PLL 部件。

     可以看出，FPGA内部的时钟使用是非常灵活方便的。使用QUARTus II的Megawizard可以帮助用户灵活的调用Altera FPGA内部的PLL。

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