什么是PLL？

     锁相环电路（ PLL, Phase LOCk loop）是一个环路控制系统，由基准频率(fref)和输出频率（fout）的相位差产生压控振荡器的控制信号，从而调整输出频率和相位，直到输出频率和相位达到预期值。

     在ALTEra FPGA内部，一般有4个PLL，用于产生设计所需频率的一个或者多个内部时钟和相位。更多信息请参考 FPGA时钟生成。
 

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