采用VHDL设计的全数字锁相环电路设计

  摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。

0 　引言

      全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。从而具备可靠性高、工作稳定、调节方便等优点。在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。随着电子设计自动化(EDA) 技术的发展,采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL 语言来设计专用芯片ASIC 和数字系统,而且可以把整个系统集成到一个芯片中,实现系统SOC ,构成片内锁相环。下面介绍采用VHDL技术设计DPLL 的一种方案。

1 　DPLL 的基本结构

   全数字锁相环结构框图如图1 所示, 由数字鉴相器、数字环路滤波器和数控振荡器3 部分组成。

　　设计中数字鉴相器采用了异或门鉴相器;数字环路滤波器由变模可逆计数器构成(模数K 可预置) ;数控振荡器由加/ 减脉冲控制器和除N 计数器构成。

　　可逆计数器和加/ 减脉冲控制器的时钟频率分别为Mf0和2Nf0 。这里f0 是环路的中心频率,一般情况下M 和N 为2 的整数幂。时钟2Nf0  经除H( = M/2N) 计数器得到。

　　2 　数字锁相环的原理与实现

　　全数字锁相环原理如图2 所示, 其中: clk 为时钟频率,等于32f 0 ; U1 为输入,频率为f0 ; j 为异或门鉴相器的输出,它作为变模可逆计数器的方向控制信号;out 为加/ 减脉冲控制器的输出; U2 为DPLL 的输出,在相位锁定的频率为f0 , 相位与输入U1 相差Π/ 2 ; D、C、B 、A 可预置变模可逆计数器的模数,它在0001 —1111 范围内变化, 相应的模数在2.3 —2. 17 范围内变化; En 为可逆计数器使能端。

　图2 数字锁相环原理图

　2. 1 　鉴相器的设计

　异或门鉴相器用于比较输入信号u1 与数控振荡器输出信号u2 的相位差, 其输出信号ud 作为可逆计数器的计数方向控制信号。当ud 为低电平时( u1 和u2 有同极性时) ,可逆计数器作"加"计数。反之,当ud 为高电平时,可逆计数器作"减"计数。

　当环路锁定时, f i 和f o 正交,鉴相器的输出信号Ud 为50 % 占空比的方波,此时定义相位误差为零,在这种情况下,可逆计数器"加"和"减"的周期是相同的,只要可逆计数器只对其时钟的k 值足够大( k> M/ 4) , 其输出端就不会产生进位或借位脉冲, 加/ 减脉冲控制器只对其时钟2Nf o 进行二分频, 使f i和f o 的相位保持正交。在环路未锁定的情况下, 若Ud = 0 时它使可逆计数器向上加计数,并导致进位脉冲产生, 进位脉冲作用到加/ 减脉冲控制器的"加"控制端i , 该控制器便在二分频过程中加入半个时钟周期, 即一个脉冲。反之, 若Ud = 1 时, 可逆计数器进行减计数, 并将反出解围脉冲到加/ 减脉冲控制器的"减"输入端d ,于是,该控制器便在二分频过程中减去半个时钟周期,即一个脉冲。这个过程是连续发生的。加/ 减脉冲控制器的输出经过除N计数后。使得本地估算信号U2 的相位受到调整控制,最终达到锁定的状态。

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