质量保证
除了上述步骤和检验以外，在每个宏输出到系统设计工程师之前，要对其进行强化质量保证分析。目前，EDA质量保证工具正在形成之中，我们已经开发了很多专用检验工具。一级QA检验工具专用于较小面积的存储器开发，用该工具能确保Hspice关键路径网表加载与全版图LPE网表准确匹配。该工具还能分析整个LPE网表里的每个节点，并检验额外的驱动输出和偏移率，它检测到节点上的多个驱动器并找到易受电荷共享(特别是动态节点)和串扰影响的节点，然后要考虑耦合电容、驱动强度、接收器的噪声容限以及相邻节点的数量。检验之后，设计工程师必须纠正或者调整上述检验中有问题的节点。
我们采用一套特殊的DRC规则集对版图进行QA检验，该工艺找到具有阻性的连接点并检查电源格的完整性以及超宽晶体管。典型的DRC规则无法检查的阻性连接点或软连接不会导致芯片的功能故障，但容易产生与频率相关的问题或稳定性故障。
; 为了满足时序要求，设计工程师有时必须在噪声容限和速度之间作出折衷。即便如此，所有电路都必须通过最小噪声容限规则，否则当把存储器嵌入到整个CPU后，就存在故障隐患。存储器、比例逻辑(伪NMOS逻辑)和动态逻辑门等电路都要经过静态和动态噪声容限分析。对于那些在同一裸片上参数不匹配的器件(如差分传感放大器)，要通过蒙特卡洛Hspice分析，最后，存储器单元和锁存器要在所有P-V-T曲线上进行可写性测试。
功率分配和电源格的完整性对宏的性能有显着影响。电压IR降到Vdd，Vss上的电位抖动对噪声容限、时序甚至电路的功能有重要影响，随着电源电压的降低和深亚微米特征尺寸Vts的减小，这个问题甚至会恶化。在0.18微米工艺中，窄线距必然电流密度高，从而增加了出现电子迁移故障的可能性。因为电流和焦耳热会造成互连线特性的逐步退化，通常在几个月或几年后就可能发生电子迁移故障，如果故障出现得太早，那么就有可能造成灾难性的损失。
采用Synopsys公司的Pow
ermill(Timemill 的姊妹工具)仿真整个宏的电源，能按照放置的位置详细描绘各子电路电源的电流图，该电流图和宏版图的RC网表一起，输入到分析电源总线IR压降和电子迁移的工具中，该工具将指出任何有故障的线段或触点/通孔，并允许设计工程师改进总线，同时，输出的版图错误标识图、轮廓图、3D电流和电压分布图有助于进一步分析。
事实上，不仅限于最高速和最小加工工艺，即使0.35微米以上的工艺和 100MHz以下的速度，也可以采用上述QA流程对噪声容限、串扰、IR压降或电子迁移相关的故障进行检测和分析。
本文总结
在外包嵌入式存储器设计的时候，一般都有明确的交付日期。在设计初期，存储器设计工程师必须向系统设计工程师提供底层规划图、关于重要边界和引脚位置的布局和布线约束条件。用户还希望用精确的HDL模型来消除系统中出现的小错误。然后，存储器设计工程师必须提交一个配备延迟和竞争查寻表或方程的时序库，从而方便客户对整个芯片逻辑和时序进行仿真。当前的拓扑图有助于系统设计工程师对整个芯片的电源、IR 压降和电子迁移进行分析。设计工具必须具备一个用于存储器模块测试的配备测试向量的测试基准以及足够的文档。最终设计结果是完整的版图数据库，可以作为存储器模块直接放置到系统芯片上，同时还要提供包括仿真、时序、验证结果、设计细节、网表和电路图在内的完整设计文件。
嵌入式存储器在半导体芯片中的作用非常重要，它向整个芯片提供的可互用特性决定了整个芯片的效率、速度和性能。只有设计方法可靠，才能设计出优良的存储器。
嵌入式存储器易受外部噪声的影响，因而要求比传统的片外存储器更严格。存储器的设计通常要与整个芯片并行开始，所以工程师必须学会预测和实现精确的灰盒存储器模型。
要保证嵌入式存储器的质量，必须建立严格的设计标准，设计工程师在设计过程中，不仅要善于创新，还要坚持采用严格的设计方法和质量保证工具，只有这样才能取得设计的成功。
