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SDH、同步以太网设备时钟的高效率实现方法

SDH、同步以太网设备时钟的高效率实现方法

点击数:7544 次   录入时间:03-04 11:52:58   整理:http://www.55dianzi.com   嵌入式系统-技术
目前国内的情况是,只有少数最早涉及SDH技术领域的系统设备制造商还在使用自行设计的时钟方案,其他绝大多数都是选择芯片+晶体振荡器方案,而作为较为理想的时钟模块方案,由于暂时还没有性价比为普遍接受的产品,现有时钟模块又因其价格昂贵而用者寥寥。






各类方案比较表:


通过以上分析可以看到,理想地,采用模块化设计理念,将同步设备时钟设计成系列标准化、功能规范化、应用简单化的通用模块产品,把过程繁杂、技术要求也高的生产测试交由经验丰富的专门厂家去完成。而标准化的系列能够提供给设备制造商一定范围的功能可选性,以适应不同的应用需要。从而,让系统设备制造商从事倍功半的部件设计与生产中解放出来,集中精力于能够体现其系统制造商价值的、他的用户更能直接体会到的,诸如功能与性能乃至整机价格竞争力的提升上。这样的专业化分工应该是技术的发展方向。而在上述系列标准化、功能规范化、应用简单化的基础上,如何利用专业化、规模化的优势,进一步降低成本,为用户提供高性价比的通用模块产品,则是模块化时钟产品专业厂家的努力目标。

同步设备时钟的模块化设计理念大致应该包含以下几方面的内容:

系列标准化:满足各种常见应用需要,适应不同地区的规范建议,规格设置会在输入参考源频率、输出时钟频率等方面有所不同。SDH系列(输出频率19.44M、38.88M、77.76M、155.52M可选),同步以太网系列(输出频率25M、50M、125M可选),两者兼容系列(能同时输出SEC和EEC的时钟频率)和交换机系列(输出频率16.384M、32.768M可选);相应有北美规范系列等;输入参考标准频率1K、8K、1544K、2048K、16.384M、19.44M、25M、32.768、38.88M、50M、77.76M、125M等可选。

功能规范化:提供网络管理需要的设备时钟控制功能与工作状态信息以及生产测试功能。可控制模块跟踪、保持和自由振荡三种工作模式之间的切换。状态指示包括参考源频率指示、参考源丢失指示、锁定指示、保持状态指示、自由振荡指示、INT告警等,能控制全部输出端进入高阻态,参考输入端具有自适应多种参考源频率的能力。

应用简单化:模块独立地工作不需要复杂的控制,用户接口简单实用。这样既提高可靠性又减少用户开发的工作量:不用校准自由振荡时的标称频率,不用学习复杂的寄存器配置,不用考虑外置振荡器的选择以及相关的生产测试等。

上述模块化概念中,自适应多种参考源频率的功能提供给用户最大设计便利。用户只需根据自己设计的功能要求挑选适合的输入输出的时钟模块,譬如几路输出及频率、自适应输入参考源的频率种类等。然后,由网管的参考源管理程序将选定的参考源送到模块的参考输入端即可,而再不必关心参考源的频率差别,如图2所示。而针对模块的所有控制仅仅是需要用户选择模块的工作模式,比如是跟踪、还是自由振荡模式。其它的性能指标,如自由振荡频率精度、噪声带宽等等都由生产厂家在出厂前调试和校准好了。这里的时钟模块则具有了与“傻瓜相机”相似,方便用户使用的“傻瓜”特点。


图2 “傻瓜模块”简化同步设备时钟的设计实现

综上所述,自备设计方案的SETG实现方式耗时费力,综合成本未见得有优势,设计者自然会有明智的决策;时钟模块形式的SETG实现方式由于其易用性、可靠性等长处,如果价格能够降到合理的位置,有条件成为SETG设计实现的首选;芯片+晶体振荡器方案则以其强大的功能特点会在市场中占据特殊位置。

通过一番分析比较、利弊权衡,应该可以确定一款符合高效率实现要求的SETG方案。接下来,再根据总体设计对设备时钟系统的可靠性要求,如果有必要,可以考虑除主用时钟外再配置备用时钟,同时利用基于晶体振荡器的线卡时钟模块的相位缓冲功能,来实现主备用时钟真正的无损伤切换保护。这样,一定能设计成功性能优异、功能完善,各方面指标都令人满意的同步设备时钟系统。

已经看到,今年上半年,具备了上述模块化设计概念特征、价格又完全能被广泛接受的同步设备时钟模块系列产品已由专业厂家推出,有望彻底改变时钟模块产品“价高和寡”的市场面貌。以比时钟芯片更高的性价比、比以往时钟模块更好的易用性,可以满足高中低端不同设备性能的时钟要求。

以下是新推出高性价比同步设备时钟模块的主要特性:

兼容SDH、同步以太网的同步设备定时发生器SETG模块

参考源输入自适应或人工选择4种频率(典型值:8K、2048K、19.44M、25MHz)

两个石英晶体振荡质量的时钟输出(典型值:25MHz、38.88MHz)

性能完全遵照ITU-T建议G.813/G.8262 option 1规范设计

可控制所有输出端进入高阻态

高集成度的18脚表面贴装结构 (33×25.4×8mm3)

单电源3.3V供电、输入端兼容5V电平

上面给出的典型值已经涵盖了常用的输入输出频点,能够满足大多数的应用需要。如果要求其他的频率,还可以从数据手册上的系列表中进行选择,包括频率高达155.52MHz/156.25MHz、LVPECL电平的同步时钟输出可选项。

作者简介:赵温阳,高级工程师。1997年在前邮电部下属的通信设备公司参与SDH设备研发,负责时钟部分,当年完成自主知识产权的时钟主体设计。其后多年致力于同步设备时钟的网络应用工作,以及时钟锁相环模块化产品的研究。



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