3 数字中频处理器
与传统的超外差接收机相比，数字中频结构，在发送端，基带信号经过内插、滤波，I／Q调制后，进行D／A变换，变成中频模拟信号。在接收端ADC直接对中频信号进行采样，采样后由数字下变频进行I／Q解调、抽取、滤波、然后送往基带处理。
3．1 FM调制
如图6所示为FM信号发生器在FPGA中的实现框图，频率控制字A控制调制信号频率，B控制载波中心频率。相位累加器由加法器和寄存器组成，总的调制原理就是，周期变化的调制信号作用于控制载波频率的相位累加器B原本固定的步长，是总的步长产生周期性变化，从而实现载波频率在中心频率附近的周期变化，得到FM信号。表达式：y(t)=sin[(2πPfclk／2N)(△+2NPmsinωt／2πPfclk)]t，其中fclk为输入时钟频率，锁相环频率系数为P，计数器位数N。只需要把产生信号频率为fc的基础上把步长△改变为△+2NPmsinωt／2πPfclk，把2NPmsinωt／2πPfclk整体进行查表处理，同时频偏控制字Pm的计算，Pm=2π×△fmax，其中△fmax为允许的最大频偏。
3．2 FM解调
在接收端，对中频信号采用正交解调和欠抽样，将AD采集信号同步化，然后分别与数控振荡器(NOC)产生的正、余弦同频信号相乘，即为数字下变频模块，通过后级数字滤波器滤除相乘后的高频的分量滤除，得到搬运后的信号。根据软件无线电的流程、正交解调与通带采样原理，可在MATLAB下的SIMULINK中搭建模型进行接收机的原理性仿真，模型如图7所示。
正交解调模型在FM_QIDECODER_10．7M中，如图8所示，在模型中，通过FM Modulator Passband产生中心频率为10．7 MHz，频偏为75 kHz的调制信号，经过采样率转换后，信号传输给解调模块进行解调。FM_DECODER模块中先和产生的正弦余弦信号混频，产生IQ两路信号，然后通过梳状滤波器(CIC)，半带滤波器(HB)，以及FIR低通滤波器，最后通过鉴频模块后，进入后级滤波器输出解调信号。
编写整个接收机程序后，通过QUARTUSⅡ产生仿真文件，并使用modeslim进行功能性仿真，结果如图9，clk为系统时钟，reset为复位引脚，DA_data为调制波信号，sin_data为原信号。其中fc=100 kHz，△fmax=75 kHz，fin=10 kHz，由图可见波形符合理论研究，满足设计要求。
3．3 中频数字软件处理
无线收发系统的程序采用Verilog HDL编写，顶层文件用BDF原理图，文件直观的表示出来。发射机程序软件系统中，由按键选择原信号为外部AD信号，或者是内部ROM表产生。当由内部ROM表产生时，即用上述相位累加器原理，在ROM表中存储sin(2πfoutt)*1000*228／160 000 000(输入时钟频率为160 M，锁相环频率系数为1，计数器位数为28)产生频率为fout=fclk／2N的原信号，然后与频偏fmax／1 000相乘，在通过加法器与载波中心频率控制字相加，得调制波的控制字，然后通过相位累加器，产生调制波信号，通过DA输出。当由串行16位AD采集外部音频信号时，舍去数据低四位只保留12位数据，乘上小数0．8，再与频偏fmax／1 000相乘，与载波中心频率控制字相加，得到调制波控制字，通过相位累加器产生调制波信号，通过DA输出。
在接收机程序软件系统中，通过FIFO将AD采集信号同步化，然后分别与NOC产生的正、余弦同频信号相乘，即为数字下变频模块，通过后级数字滤波器滤波，将相乘后的高频分量滤除，得到搬运后的信号。由于采样率为10 MHz，因此必须在滤波器中加入抽取部分，采用3级滤波。为保证频谱在抽取后不发生频率混叠，采样率抽取后必须大于两倍信号带宽，即4倍频偏，FM信号最大频偏为75 kHz，因此最多抽取20倍。在程序中先由5阶CIC滤波器5倍抽取，得到2MHz的采样信号，再由10阶HB滤波器2倍抽取，得到1MHz采样信号，由于HB滤波器在通带有相应的损耗，所以后级加入一级FIR滤波器，进行补偿。最后采用15阶FIR低通滤波器进行2倍抽取，得到500 kHz的采样信号后，送入鉴频模
块，得到原信号。原信号为音频信号，采样率最多只有20 kHz，500 kHz的采样率依然可以进行抽样。在后级DATA_OUT模块中，通过一级CIC滤波器和两级FIR滤波器，最后将信号还原，送入DA输出。
采用CDCE925模块为AD，DA的外部时钟驱动芯片的驱动程序，采用IIC协议编写。DA_process为外部音频时钟的程序驱动，其余模块按照上述原理性框图编写在硬件实现上，主控芯片采用ALTERA公司的EP3C10E144T，晶振采用20M有源晶振，串行AD采用音频ADTLC4541，串行DA采用DAC7513，使用DAC902E输出中频信号，AD9215采集中频信号。考虑到FPGA管脚输出的时钟抖动过大，因此采用CDCE925可编程时钟合成器给高速AD／DA提供时钟。经试验发射机的频率分辨率为0．596 Hz，接收机的中频采样频率为10．7 MHz。
4 结论
该设计采用FPGA作为数字中频处理器，搭建收发系统，对原理及软硬件实现方法进行了简要说明。经测试表明，系统简单可靠，收发效果好。其中使用FPGA数字中频处理部分，在发射机和接收机上都体现了其方便高效的特点，具有广泛的应用。
