其中，①，②，…，⑧表示LVDS链路口数据传输顺序；lal表示AD1数据经过FIRa滤波器后的低1 KB数据，lah表示AD1数据经过FIRa滤波器后的高1 KB数据。滤波后的A／D数据进入乒乓缓存，最后通过链路口将数据传输到DSP内部。这里要求，在下一个数据块采样结束之前，需要完成上一个数据块的传输、滤波、相关及功率谱分析等一系列较为复杂的数据处理。由于AD1，AD2是同步采样的，经过数字滤波器的数据通过LVDS链路口顺序传输，为了减少数据块调整和挑选的时间，这里采用链路口的二维DMA传输方式，可以快捷地将A／D采集的数据块按照流水顺序写入DSP内部存储区。
2．2 软件设计
以图4中所示的FPGA与DSP0的L3链路口的二维DMA数据传输为例，假设数据块大小设定为1 024点，其链路口数据排列顺序如图6所示。
上标表示DSP0内部存储区内的偏移地址，每次DMA中断传输4×1 024个数据，即每次传输4行1 024列大小的数据，8次DMA中断即可获得一个时间片内的2个A／D采集数据经过4个FIR滤波器后的全部数据，而且数据块按照DSP0的流水线顺序排列。
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