Mentor Graphics提供的Scalable Verification验证方案，可以完备地解决系统设计和验证中可能遇到的数字、模拟、固核、软件的集成化验证，同时可以覆盖在设计的模块级、子系统级以及完整系统等不同阶段所需要的验证。
在物理验证方面，现代IC设计中的设计规则正在迅猛增加。在180nm制程时，所涉及到的规则数量为500个左右，到了90nm阶段，规则数已经超过了1000个，在45nm制程，将会涉及到更多的设计规则。与此同时，设计规模的日趋庞大、错误数量及验证过程的反复次数增多，总周期时间也相对变长。针对这些问题，Mentor称，其新的Equation-basese DRC将解决设计团队的验证需求。
Equation-basese DRC主要使用3个DFM工具：关键面积分析（CAA），走线路径友好设计（LFD）以及平面化学机械抛光（CMP）制造平台。其中，LFD可在设计初期对工艺变化进行管理。设计人员可以运行模拟程序来观察版图在特定光刻工艺窗口下的印刷情况，以实现设计目标。Calibre LFD还会计算出一个设计变化指数（DVI），用来测量设计对工艺变化的弹性，帮助设计人员挑选出对工艺变化敏感度较小的方案。
Mentor相信，客户的成功和满足未来挑战的发展路线将使其在EDA市场的领导地位得到加强。
CebaTech力推ESL工具应对业界设计挑战
随着半导体产业的发展，IC设计所能支持的功能越来越复杂，设计过程本身已经成为现代IC实现终极应用潜力的一大障碍。无论是SoC还是ASIC，亦或是FPGA，任何一个复杂的芯片产品研发的投入都很巨大，多步骤的研发过程给产品的延迟交货和研发失败提供了多种机会。
CebaTech在45届DAC大会上力推其C2R编译器解决方案，该方案正是为应对现代设计挑战而设计。这种ESL工具把未定时ANSI C作为它的HDL。CebaTec通过三种方式解决问题：其一是支持ANSI C语言的强大能力；其二是支持规模从小到大、各种复杂规模的设计；其三是在C语言环境下，通过在设计进程的前端进行功能验证，能够实现95％的测试覆盖率。
C2R编译器利用条件指令将序列源代码映射到硬件微架构。与此同时，源代码与任何标准的C语言编译器保持兼容，并且它允许设计者利用标准的软件开发工具来加速硬件设计的功能验证。
在线性环境中，有了ANSI C语言的支持，C2R编译器能克服存在于序列软件模型与并行硬件设计之间的“语义鸿沟”。这不仅能够使原设计快速执行，也允许IC设计师相对容易地从已存在和已经验证过的软件中得到硬件架构。有多线程操作系统支持时，ANSI C能够通过外部指令提供并行架构。
利用ANSI C编译器，可以进行1G/10G TCP/IP卸载芯片的设计、DES/3DES/AES加密芯片的设计等，在无线应用、视频/图像处理领域亦能发挥不菲效果。
CebaTech不仅为半导体设计开发先进的ESL工具，并使用这些工具创建新出现的市场机会中具有高附加价值和具有一定复杂性的IP。其中包括面向网络和存储应用的IP如GZIP/GunZip等。这些IP能够进行基于标准的无损数据压缩和解压缩，并实现极好的压缩比。
另外，CebaTech客制化的设计和组态等IP服务能够满足特殊的应用需求。
EVE系统仿真器加速软硬件联合验证
在DAC会议上，致力于提供低成本硬件辅助校验产品的EVE公司展台前摆出了两台游戏机，几个年轻人围在游戏机旁兴致勃勃地打游戏。EVE大中华区总经理陶定良介绍，游戏也是该公司瞄准的市场之一，微软Xbox 360设计过程中使用的正是EVE的仿真工具。
早期的仿真工具非常昂贵，体积也比较大。随着工艺的进步，软件设计出错带来的损失令设计团队越来越难以承受。陶定良认为，用硬件辅助软件进行模拟加速设计可以帮助减少软件设计出错，用硬件平台验证软件设计的正确性是未来的发展趋势。
图2 EVE ZeBu AHB主机事务处理器
目前EVE已经推出板级ZeBu-Personal仿真器和独立的ZeBu系统仿真器。ZeBu-Personal与ZeBu－UF以及ZeBu－XXL属于同一系列，都可用于FPGA原型验证，其中ZeBu-XXL具有多插槽。ZeBu-AX是基于多核客制化处理器ASIC技术的仿真工具，用于RTL不稳定时的仿真测试，且可进行多次修改。与针对Verilog、SystemVerilog、VHDL和混合语言设计的单纯仿真相比，ZeBu-AX可以提供大约1000倍速度的仿真加速。
陶定良指出，过去的仿真是在PIN level级别，速度很慢，测试向量的信息交流非常复杂。现在的仿真器已经实现事务处理（Transaction level）级仿真，交流一次信息可传送大量数据，传送速度很快。
ZeBu AHB主机事务处理器是EVE公司ZeBu系列产品之一（图2）。该产品可以在最高的性能上验证基于AMBA2的设计，在流片之前完成对设计的测试和调试。ZeBu AHB主机事务处理器包括硬件和软件两部分。通过ZeBu事务架构提供的信息端口，硬件和软件部分可以互相通信。硬件部分驱动AHB事务到DUT的AHB总线，软件部分包括一套库功能，以产生和执行AHB事务。处理器支持32位、64位和128位总线宽度。
随着电子产品中软件所占的比重越来越大，EVE在扩大产品应用上也有所动作。它与CoWare、TenSILica等公司建立了很好的合作关系，以使更多的客户能够使用到EVE的产品。
Solido第二代统计偏差 设计工具 助力提高成品良率
在IC设计过程中，统计偏差常常导致产品失败。模拟/混合信号、客制化数字和存储IC设计师被越来越短的产品设计周期压得喘不过气，低电压、低功耗的时代需求也增加了设计偏差产生的几率。Solido公司指出一个事实，即大多数产品的流片都具有严重的工艺偏差问题。如何尽快发现这些导致设计失败的原因并对之进行设计改动？
Solido公司CEO Amit Gupta认为，半导体工艺技术已经发展到了65nm甚至45nm，电路设计技术也在发生着突飞猛进的变化，但是工艺设计偏差的设计工具显然并没有跟上时代的步伐，但实际上，工艺的进步对产品良率的影响也在逐渐变大（图3）。Monte Carlo仿真（一种静态时序分析）确实能够生成设计的参数成品率，但问题是，他们在运行仿真和获得偏差分布以后，并不能确定到底是设计的哪个部分造成了这种分布。而且，Monte Carlo仿真是耗时而又缺乏效率的。
瞄准先进制程上的IC设计，Solido在推介其第二代统计偏差设计工具SolidoSTAT。在SolidoSTAT下，工程师可以很快地分析由于统计偏差导致的设计失败，并缩小和锁定设计失败的原因。SolidoStat中提供了采样、电路增强器、SolidoStat TradeoffAnalyzer等引擎。
Amit Gupta认为，在晶体管级设计时，工程师要处理成百上千个变量，这需要达成一种平衡，如增益、相位裕度、CMRR、功耗、偏移电压以及增益带宽、晶体管的稳定时间等。最重要的还是环境的影响。另外，晶体管级工程师还必须考虑到一些全局统计变量，如长度增量和器件变量等。这样，要处理的变量实际上更多。
图3 统计偏差严重影响成品良率
在上述情况下，为保证达到成品率界限，工程师通常会在最差工艺拐点的边界内作设计。但也要付出相应的代价，比如损失性能、功耗或其它指标。“SolidoSTAT就是帮助工程师在电路实现成品率的同时，获得更好的性能，降低功耗，这也是我们值得骄傲的地方。”
新 工艺节点 上的 EDA 厂商格局酝酿变局
可以想见，全球的经济低迷对半导体产业同样造成了影响。这种情况下，我们可以感受到EDA厂商这个时候蓄积力量、期待后势发力的气氛。也有业界人士表示，EDA产业的格局正趋于稳定，而未来的格局可能会在向65nm/45nm工艺节点变化时发生。我们感到这个变化已然近在眼前。而能够抓住这种变化所带来的发展机遇的，只能是那些充满创新的公司，不管它们是被收购还是进行收购。
本文关键字：下一代 DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
