W体系结构，该系列每个指令周期可以执行8条32位指令，C62为定点处理器，C67为浮点处理器。C62和C67系列的CPU内核是相同的，包含32个通用寄存器、8个执行部件。C64包含64个通用寄存器和8个执行部件。8个执行部件包含2个乘法器和6个ALU。支持8/16/32数据类型，所有指令均为条件执行，减小了分支指令开销。图3为C62和C67系统框图。
图3 基于VLIW体系结构的TMS320C6系统框图
中国科学院声学研究所在“973国家重大基础研究 发展 规划”资助下研制成功国内第一款基于多发射VLIW和SIMD技术的具有可重组结构的高性能 微处理器 芯片－华威处理器（SuperV）。该处理器为四发射VLIW处理器，当执行向量处理功能时，每个周期可执行35个操作。在执行32位乘累加操作时可获得2.9 GOPS 的数据处理速度；执行16位乘累加操作时可获得5.1 GOPS 的数据处理速度；执行8位乘累加操作时可获得9.3 GOPS 的数据处理速度。该处理器是目前国内数据处理能力最强的微处理器，可以广泛应用于信息家电、网络通信、声音图像以及雷达声纳等信号处理领域。
可重构处理器架构
从二十世纪七十年代开始的第一代CISC处理器开始至今，微处理器体系结构已经经过了三代。然而，即使是第三代的RISC技术仍然停留在固定模式的体系架构设计。随着ASIC和SOC技术的发展，微处理器设计进入到第四代，即后RISC和可重构处理器时代。其重要特征是系统架构不再采用固定模式，而是将DSP的灵活性与硬线连接的专用性相结合，使得微处理器可以针对不同的应用需求建立自己独特的体系结构，达到性能最优、功耗更低的目的。
华威处理器（SuperV）体系结构不仅基于RISC、VLIW和SIMD技术，而且采用了可重构技术，使得用户在不增加硬件开销的情况下通过对系统功能部件的重构完成对不同应用的处理，不仅提高了系统性能，而且大大降低了系统的功耗。例如，在华威处理器中设计了若干32位可重构乘法器，每个可重构乘法器可以完成32位乘法、若干个16位乘法或者8位乘法。因此，华威处理器可以采用一条指令完成16个8位数据的乘（累）加操作；一条指令可以完成8个16位数据的乘（累）加操作；一条指令可以完成4个32位数据的乘加操作；一条指令可以完成4个32位数据的累加操作；一条指令可以完成16个索引、16个地址计算和16次数据加载操作；两条指令完成16个8位数据累加操作；两条指令可以完成8个16位数据累加操作；两条指令可以完成对256项、8位元素的数据表进行的16路并行查找。
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TenSILICa的可配置技术是可重构处理器的重要代表。例如，VeCTRa LX定点向量DSP引擎就是通过配置选项在Xtensa LX可配置处理器的基础上建立起来的。即Vectra LX定点DSP引擎是Xtensa LX 微处理器 内核的一种配置。该定点DSP引擎是一个3发射SIMD处理器，具有四个乘法器/累加器（四MAC），它可以处理128位的向量。128位向量可以分成8个16位或者4个32位的元素。整个Vectra LX DSP引擎是用TIE （Tensilica's Instruction Extension）语言开发的，通过修改可以适合不同的应用领域。Vectra LX DSP引擎增加了16个向量寄存器（每个寄存器160位宽）、四个128位的向量队列寄存器、第二个load/store单元和210多条现有Xtensa LX处理器指令集 体系 结构中的通用DSP指令。Vectra LX DSP引擎如图4所示。
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nbsp; 图4 Vectra LX DSP体系结构框图
结 语
作为信息产业的核心技术，微处理器体系结构正在发生很大的变化，而这种变化无不体现出市场需求的强大动力。现代微处理器，无论是通用微处理器还是数字信号处理器在体系结构方面正在趋于融合。通用处理器通过增加媒体处理指令来提高数据处理器能力；而数字信号处理器也借鉴了通用处理器的体系结构，使得数字信号处理器的数据处理器能力更加强大、管理更加灵活。同时，随着嵌入式应用的需求，对功耗的要求也越来越苛刻，使得可重构处理器在未来将会起到重要的作用。由于不同的应用需求可以通过重构技术获得所需要的微处理器系统架构，这将大大提高产品的竞争力，同时也降低了整个系统的功耗和成本。
本文关键字：微处理器 DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
