这时，只有使用纯硬件的解决方法才能获得理想的效果。设计的关键是生成合适的锁存信号ＡＬＥ，使它能够满足ＳＪＡ１０００的时序要求。通过研究ＤＳＰ控制信号的时序可以发现，从地址建立到读写控制信号有效大约要经历二分之一个ＣＰＵ时钟的时间，而ＳＪＡ１０００的ＡＬＥ信号要求的最小宽度为８ｎｓ，因此对于主频在５０ＭＨｚ（ＣＰＵ时钟为２０ｎｓ）以下的ＤＳＰ，可以利用这二分之一个ＣＰＵ时钟的时间间隙生成ＡＬＥ信号。图３给出了含两片ＳＪＡ１０００的接口电路图。除了片选信号外，这两片ＳＪＡ１０００的总线和其它控制信号都连在一起。 假设ＳＪＡ１０００的片选地址为０Ｘ８ｘｘｘ和０Ｘ９ｘｘｘ，各引脚定义与图中对应，则ＧＡＬ中的逻辑关系如下：
／ＡＤＤＲ＿Ｇ＝ＤＳＰ＿ＲＤ*ＤＳＰ＿ＷＲ*ＲＤ*ＷＲ
／ＤＡＴＡ＿Ｇ＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*ＡＤＤＲ＿Ｇ
／ＷＲ＝／ＤＳＰ＿ＷＲ*／ＡＬＥ
／ＲＤ＝／ＤＳＰ＿ＲＤ*／ＡＬＥ
ＡＬＥ＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*ＤＳＰ＿ＲＤ*ＤＳＰ＿ＷＲ
／ＣＳ１＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*
本文关键字：接口 DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
