基于DSP平台的数字视频源的系统设计

　　2)SPI模块
　　串行外围设备接口(SPI)是MOTOROLA公司提出的一个同步串行外设接口。允许CPU与各种外围接口器件以串行方式进行通信、交换信息，其最高传输速率达到50Mbit/s。它使用4条信号线：串行时钟线(SCK)、主机输入/从机输出线(MISO)、主机输出/从机输入线(MOSI)、低电平有效的使能信号线(CS)。图5为SPI总线时序图。

　　 在子卡的设计中我们把DSP的一个MCBSP作为SPI的主设备，FPGA的一个SPI模块作为从设备。如图6所示。

　　 3) SDRAM控制模块 
　　 SDRAM具有多种工作模式，内部操作是一个相对复杂的状态机。SDRAM 器件的管脚分为以下几类：
　　 A：控制信号包括片选，时钟，时钟使能，行列地址选择，读写选择，数据有效。
　　 B：地址时分复用管脚，根据行列地址选择管脚，控制输入的地址为行地址或列地址。
　　 C：数据双向管脚。
　　SDRAM的控制模块可以分为几个小模块，如图7所示。其中“脉冲产生模块”为核心模块，它负责产生一系列单脉冲信号，如行、列激活脉冲，刷新脉冲等，这些信号都严格按照SDRAM 的标准时序产生，然后送至后级“SDRAM 控制信号输出模块”，通过它对SDRAM的行、列地址计数，并产生最后的SDRAM控制信号(如：/CAS、/RAS，行、列地址等)。“解码模块”负责解释主控制器发送的控制命令，并将对应的信号发送到“脉冲产生模块”及“控制模块”。“控制模块”负责发出一些控制信号对外围芯片(如：缓冲存储器，总线缓冲器等)进行相应的操作。“初始化模块”按照SDRAM 的初始化程序发出一些控制信号给“脉冲产生模块”，对SDRAM 进行初始化及一些设置。“自动刷新模块”负责对刷新时间计数，在需要刷新时向“脉冲产生模块”提出刷新要求，等SDRAM完成一次读写任务后便发出刷新脉冲。

　　 4) EMIF模块
　　 EMIF模块的内部硬件结构有三部分构成：EMIF同步时序电路、输入/输出数据缓冲存 储器以及地址译码单元。
　　A、同步时序电路
　　 主要功能是产生CPU中断信号，触发DMA都控制事件，并为输入/输出数据缓冲存储器提供同步时钟信号和控制信号。
　　 B、输入/输出数据缓冲存储器
　　 考虑到视频采集输出总线(4:2:2)16bit﹑存储芯片的数据总线16bit﹑DSP的数据总线32bit﹑YUV信号在SDRAM的存储格式﹑象素同步时钟和SDRAM同步时钟等诸多方面的因素，因此，采用不同结构的输入/输出数据缓冲存储器。
　　C、地址解码器
　　 TI的EMIF为不同的存储提供了无缝接口，我们利用了CE2和XA[21:2]，子卡上的SDRAM的存储空间和DSK6711上的存储芯片通过地址解码器进行统一编址。帧同步信号作为中断信号，CPU通过中断信号的获取来完成EDMA的初始化，这样EDMA就可以获得CPU外部数据总线的使用权，在外部存储器之间进行大容量的数据传输。

3　结束语
　　 本文主要介绍一套基于DSP的数字视频图像处理系统的设计方案，其应用范围相当广泛。此系统充分利用了DSK6711的硬件平台，避免了DSP高频电路板的设计过程，不仅可以减少设计成本，而且可以缩短开发周期。

参考文献

[1]Texas Instruments, TMS320C6000 Imaging Developer’s Kit (IDK) Video Device Driver User’s Guide,2002.12
[2]Texas Instruments, TMS320C6000 Peripherals Reference Guide, 2002.12
[3]Texas Instruments, TMS320 Cross-Platform Daughter Card Specification, Revision1.0, 2002.12
[4]ALTERA, APEX20K Programmable Logic Device Family Data Sheet Ver4.3, 2002.12
[5]Philips Semiconductors, SAA711A Data Sheet, 1998.5
[6]Texas Instruments, Tvp3026 Data Sheet, 1996.7
[7]HYNIX Semiconductors, HY57V641620HG 4 Banks x 1M x 16Bit Synchronous DRAM Rev0.5, 2001.1

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