双极-CMOS集成电路(BiCMOS)由双极型门电路和互补金属-氧化物——半导体（CMOS）门电路构成的集成电路。特点是将双极（Bipolar）工艺和CMOS工艺兼容，在同一芯片上以一定的电路形式将双极型电路和CMOS电路集成在一起，兼有高密度 、低功耗和高速大驱动能力等特点。
高性能BiCMOS电路于20世纪80年代初提出并实现，主要应用在高速静态存储器、高速门阵列以及其他高速数字电路中，还可以制造出性能优良的模／数混合电路，用于系统集成。有人预言，BiCMOS集成电路是继CMOS集成电路形式之后最现实的下一代高速集成电路形式。
（１）高速BiCMOS器件制作技术
1）以CMOS为基础的BiCMOS工艺
BiCMOS技术是将单、双极两种工艺合适地融合在一起的技术，但这绝不是简单、机械地掺和在一起，很多工艺可以一块儿或设法结合在一起做。目前BiCMOS工艺主要有两种：一是以CMOS为基础的BiCMOS工艺，这种工艺对保证CMOS器件的性能较为有利；二是以双极工艺为基础的BiCMOS工艺，这种工艺比较张扬BJT器件的性能。图1是以CMOS为基础的0.8μm BiCMOS器件的纵向剖面图。
BiCMOS－C型是只使用少数双极性晶体管来驱动长线一输出缓存器，而BiCMOS－E型则主要是以ECL技术为主，用CMOS晶体管做为大型存储部件。这两种类型的BiCMOS由于需要将双极性晶体管和MOSFET（金属氧化半导体场效应晶体管）集成于同一芯片，生产工艺复杂，比制造同种复杂程序的CMOS器件花费要高，它的成功与否将取决于CMOS、GaAs在其各自应用领域取得成功的程度。BiCMOS－E性能不及GaAs与纯ECL技术，因此在高档应用场合性能不能与GaAs与纯ECL相抗衡。另一方面，BiCMOS的价格又不如CMOS便宜，因此，BiCMOS－C必须争取在价格上接近于CMOS，而在性能上又要能赶上GaAs技术。
由图1可见，以外延双阱CMOS工艺为基础，在N阱内增加了N+埋层和集电极接触深N+注入（图中左边BJT），以减少BJT器件的集电极串联电阻阻值，降低饱和管压降；用P+区（或N+区）注入制作基区；发射区采取多晶硅掺杂形式，与MOS器件的栅区掺杂形式一致，制作多晶硅BJT器件。因此这种高速BiCMOS制造工艺原则上不需要增加其它的重要工序。
2）以双极工艺为基础的BiCMOS工艺
目前在国外，先进的双极工艺一旦被开发出来，就被用于BiCMOS工艺。以双极工艺为基础的BiCMOS工艺即为一例，这种工艺的BiCMOS既顾全了CMOS器件，使其与纯CMOS工艺中的器件相比性能毫不逊色；同时又兼顾了BJT器件，使其与新的纯双极工艺中的器件不相上下。
这种工艺是在双阱CMOS工艺中加上精心设计的4张版图来制作BJT器件的。该BiCMOS工艺中BJT器件的外基区和PMOS管的源、漏区同时形成，BJT器件的发射区可与NMOS管的源、漏区同时形成。所制作的BiCMOS器件纵向剖面图如图2所示。
（２）高速BiCMOS电路制作工艺和微细加工技术的特殊考虑
1）双阱结构中的阱结构尺寸及其埋层
对BiCMOS电路来说，需要仔细研究CMOS阱和BJT器件的集电极的工艺要求。一个主要的工艺设计折衷方案涉及到外延层和阱的轮廓特性。对于BJT器件，一方面集电极-发射极之间的反向击穿电压U（BR）CEO、集电极电阻和电容，以及生产工艺的可控制性决定了外延层的最低厚度；另一方面，如果外延层太厚，特征频率fT就会下降而集电极电阻RC值就会增大。对于MOS器件，在制作PMOS器件时使用N+埋层就要求外延层必须足够厚，以避免过大的结电容和PMOS器件的背偏置体效应（back-bias body effect）。
双阱结构中的N阱不仅影响PMOS器件，而且也可作为NPN型BJT器件的集电极。因此，除了应充分保证CMOS器件的性能以外，N阱掺杂既要足够重以防止Kirk效应（Kirk effect），同时又应足够轻，以增高BJT器件的U（BR）CEO。
2）外延层与自掺杂
在两种类型的埋层上生成轻掺杂的薄外延层，对外延沉积工艺来说是一种挑战。必须使在垂直和水平方向的两种类型杂质的自掺杂尽量地小，以避免在阱中需要过量的反掺杂。
3）利用杂质离子注入降低MOS器件阈值电压
在PMOS器件的沟道区通过硼离子注入调节，降低其阈值电压；制作NMOS器件沟道区时注入磷离子，不仅可使NMOS器件的阈值电压分散性大为减小，而且还可减小N阱同P型衬垫的掺杂浓度比值。这一技术意味着N阱区掺杂浓度可以降低，因而NMOS器件的阈值电压大为减小，结果使通信用BiCMOS电路可在低电源电压（3.3V）下工作。
4）用硅栅自对准工艺减小交叠电容
制作MOS器件时采用硅栅自对准（在栅下源、漏区极少扩展）工艺，使栅-源和栅-漏扩散区的重叠大大减小，栅-源及栅-漏交叠电容相应地大为减小。这样做有利于硅栅双阱BiCMOS电路的工作速度得以提高。此外，硅栅自对准工艺也可明显减小设计同样沟长的MOS器件所需要的版图尺寸，因而芯片的集成度得到了提高（大约提高30%）。
5）用高电阻率P型硅衬垫来提高工作速度
BiCMOS器件应采用高电阻率P型硅衬垫，这样既与CMOS、射极耦合逻辑电路（ECL）和砷化硅（GaAs）工艺有良好的兼容性，又降低了NMOS器件的结电容，有利于提高通信和信息处理用BiCMOS电路的速度。
（１） 通信用数字逻辑电路、数字部件和门阵列等
由第二节可知，BiCMOS电路的优化组合是用CMOS电路充当高集成度、低功耗的电路部分，而仅用双极型电路来做输入/输出（I/O）电路部分，这是最早的BiCMOS数字集成电路的设计方案。后来，更先进的BiCMOS技术将BJT器件也集成到逻辑门中。与传统的CMOS门一样，由于门电路输出端两管轮番导通，所以这种BiCMOS逻辑门静态功耗接近于零，而且在同样的设计尺寸下，它们的速度将更快。尽管BJT器件的加入会增加20%的芯片面积，但是考虑到其带负载能力的增强，BiCMOS门的实际集成度比CMOS门将有所增加。比较典型的BiCMOS逻辑门有：反相器（非门）、三态缓冲/驱动器、与非门和或非门，它们分别如图3（a）、（b）、（c）、（d）所示。本课题对这4个门均已进行了硬件电路实验，所得实验数据为：平均传输延迟仅为十几纳秒，静态功耗近似为零，动态平均功耗也只有1～2mW。
BiCMOS逻辑门在通信数字部件（如编码器、译码器和模/数转换器等）和门阵列的应用中极为广泛，因为它的扇出数一般为5～8，如此大的扇出数意味着具有较强的带负载能力，而且BiCMOS门比CMOS门能更快速地驱动这些负载。另外，BiCMOS门中的器件尺寸可以是一致的，这就降低了通信数字部件在物理设计上的难度；不同的CMOS电路对减小单位负载的传输延迟往往不同，而对于BiCMOS电路，由于双极型推挽BJT器件隔开了CMOS电路的主体与负载，使得不同电路中负载的状况变差都是相同的，这样就简化了通信和信息处理用数字逻辑部件和电路的设计任务，提高了工作效率。
（２） 通信用数字信号处理器（DSP）和微处理器（CPU）
若通信DSP和CPU等采用CMOS工艺，则芯片外主线就要有较大的带电容负载的能力。传统的接口驱动电路采用双极工艺制作，这样可以保证数据传输速度，但是功耗却大了些。以32位CPU为例，它包含有10个或者更多的接口器件，但同一时间内只有一条主线是激活的，亦即每一条主线有90%的时间不工作。由于这种接口器件是单纯双极型的，即使不在工作时它也在不停地消耗功率，所以整个CPU的静态功耗将会增大。
如果用BiCMOS器件做成接口驱动电路，则处于非门工作状态的驱动器取用的电流就要小多了。在很多情况下，静态功耗可以节省接近100%，而传统主线接口驱动电路的功耗约占整个系统功耗的30%，故这种节电效果非常显著，因而特别适用于手机、个人数字处理器和笔记本电脑等一类使用电池的通信、计算机和网络设备中。更为有利的是，BiCMOS数字集成电路的速度与先进的双极型电路不相上下，这与高速数字通信系统的速度要求是相适应的。
用0.8μm BiCMOS已研制出主频为100MHz的32位CPU电路。该电路中CMOS器件占97%，而BJT器件只占3%，BJT器件仅用于驱动大负载电容或放大小的电平摆幅信号。图4为算术逻辑单元（ALU）中四位一组的BiCMOS进位传输电路。图中Φ1为系统时钟，Φ2为预充时钟。由于BJT器件的存在，预充电平决定于BJT器件发射结压降，所以预充电平降低为0.8V上下。电平摆幅的减小有利于提高该电路的运算速度。32位字长的ALU要求有8个这样的进位传输电路，它的总传输延迟只有7.2ns，功耗也只有十几毫瓦。
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