用D型触发器构成的数据锁存器电路

　　下图所示为4个D型触发器构成的4位数据锁存器电路。D1～D4为数据输入端，Q1～04为数据输出端。4个D型触发器的时钟输入端并联，在时钟脉冲cP上升沿的触发下，将D1～D4端的数据输入触发器，并从Q1～Q4端输出。在下一个CP脉冲上升沿到来之前，即使D1～D4输入端的数据消失，其Q1～Q4输出端的数据仍不变，实现了所谓的“锁存”。

本文关键字：触发器  数字逻辑电路，单元电路 - 数字逻辑电路