产品公告
无线网络流量正日渐以数据为主。目前高速3G的全面铺开，以及速度更快的4G业务即将上线，无线数据速率随之水涨船高，因此，能否高效处理流经基站的大量数据已变得至关重要。只要采用合适的硅芯片技术和设计，基站就能够从容应对4G巨大的网络流量需求。营运商正转向异构网络，同时采用宏蜂窝及小型蜂窝解决方案来提供更出色的用户体验。多输入多输出(MIMO)天线阵列和高级接收器是新无线标准的关键元件，可提高网络带宽。将理想的处理元件用于小型蜂窝基站，可帮助开发人员按客户要求的速度提供所需的数据带宽。
TMS320TCI6612与TMS320TCI6614均是最新无线基站片上系统(SoC)，可实现能够同时支持3G和4G双运行模式的业界最高性能小型蜂窝基站解决方案。TCI6612和TCI6614是当前满足无线网络营运商对4G小型蜂窝基站以数据为中心性能的理想选择。多个TMS320C66xDSP核(其中TCI6612为两个，TCI6614为四个)可提供可编程性能，而新型硬件加速器则可集中精力处理比特速率，帮助基站制造商实现较常规解码技术高出40%的频谱效率。此外，每个SoC中的完整ARMRISC内核还可进行控制处理，帮助开发人员为小型蜂窝基站设计低功耗的高性能解决方案。
TCI6612与TCI6614SoC建立在德州仪器(TI)可扩展KeyStone多核架构基础之上，可提供一系列处理元件，其中包括无线电加速器、网络与安全协处理器、支持定点与浮点功能的数字信号处理器(DSP)核以及ARMRISC处理器等，从而可为实现全面高性能的小型蜂窝基站提供理想的处理元件。基于队列数据包结构的MultICoreNavigator与TIOpenNavigator编程接口相结合，可帮助设计人员便捷地添加差异化增值特性。此外，TI还在其SoC中集成了数字无线电，不仅可显着降低成本，而且还可简化小型蜂窝基站的集成与设计。
TCI6612与TCI6614凭借每个DSP核的定点及浮点处理性能，可帮助基站设计人员充分发挥高速算法原型设计以及快速软件重新设计的优势，从而可降低成本、缩短开发时间。由于C66x核具有如此强大的功能，因此只需极少量的内核就可实现比前几代DSP高出4倍的处理功能。随着内核数量的减少以及性能的提高，设计人员将享受简化的编程体验。
ARMRISC核的集成可显着降低系统成本。与此同时，ARMCortex-A8核能够帮助开发人员设计出低功耗高性能解决方案，不仅可在以数据为中心的应用上支持更多用户，而且还可为基站开发人员带来前所未有的高电源效率与高集成度。Cortex-A8与整合数据包及安全处理器相结合，无需外部网络处理器。
主要特性
l同步双模式无线基站片上系统(SoC)可为小型蜂窝基站实现无以伦比的高性能;
l目前市场最高性能的多核小型蜂窝基站片上系统(SoC)，可为同步多标准无线基站实现无可匹敌的高吞吐量以及最低的时延;
l位协处理器可提升SoC系统性能并支持高级接收器算法，与常规解码技术相比，可提高40%的频谱效率;
lTI最新C66xDSP核将定点与浮点性能高度整合在同一芯片上，首次以定点速度支持浮点性能;
l支持完整ARM?Cortex-A8处理器的KeyStoneSoC可进行控制层处理;
l协处理器的唯一解决方案支持各种标准，包括WCDMA芯片速率，无需FPGA/ASIC;
l网络协处理器与MulticoreNavigator相结合，可为所有无线基站标准实现层2及传输加速;
l基于TI最新KeyStone架构，不但支持从宏蜂窝到小型蜂窝的扩展与移植，而且还可降低产品开发的成本;
lMulticoreNavigator可为多核SoC带来单核简易性;
l最佳功耗/性能比结合独特的节电休眠模式，可为基站实现最低功耗;
l充分利用高性能40纳米工艺技术。
TCI6614 方框图
该TCI6612/14与之前推出的TCI6616和TCI6618无线基站SoC软件兼容，设计人员可轻松设计出支持所有2G、3G以及4G标准的多模式基站。这种高灵活性不仅可帮助OEM厂商简化升级到4G的工作，同时还可帮助基站OEM厂商以比同类竞争解决方案更低的成本在更短的时间内开发出更丰富的解决方案。TCI6612与TCI6614引脚兼容，可帮助制造商在单个硬件设计的基础上，提供多种量身定制的解决方案。
专为小型蜂窝基站精心设计的TCI6612/TCI6614高性能解决方案
TCI6612和TCI6614SoC专为小型蜂窝无线基础设施基带应用而精心设计，堪称小型蜂窝基站的理想解决方案。此外，这两款SoC还可实现支持GSM、CDMA、WCDMA、TD-SCDMA、WiMAX、FDD-LTE以及TDD-LTE等应用的基带解决方案。TCI6612和TCI6614代码向后兼容，不但支持软件重复使用，还可维护增值设计与IP，从而可简化从C6000TMDSP的升级。此外，TITCI6612与TCI6614还充分利用KeyStone架构进行扩展，能够满足从单区段小型蜂窝到多区段宏蜂窝等所有基站的需要。凭借可驱动各种基站产品的单软件库，开发人员将实现最高的研发效率以及最低的产品成本。
TCI6612和TCI6614采用40纳米工艺技术，可实现达4.8GHz的原始DSP处理能力以及每秒高达153.6个16位GMAC的性能，因此这两款器件均是高性能DSP编程难题的低成本解决方案。TCI6612和TCI6614均具有强大的浮点处理能力，可提供每秒高达768亿次的浮点运算(GFLOP)性能，是业界功能最强大的浮点和定点SoC。TCI6612和TCI6614在同一内核上整合了定点与浮点两种处理功能，可实现比独立定点实施方案快5倍的速度。此外，复杂算法的开发及调试时间可从数月锐减到数天。TCI6612集成2个C66xDSP核，而TCI6614则具有4个C66xDSP核，适用于较大的小型蜂窝基站设计。
TCI6612和TCI6614集成了按2层存储器系统排列的大型片上存储器，其可最大限度地减少时延，提升系统性能。两款器件中每个内核的层1(L1)程序与器件上的数据存储器容量均为32KB。层2(L2)存储器可在程序与总容量为4,096KB(每个内核为1,024KB)的数据空间之间共享。它们包含2,048KB的多核共享存储器(MSM)，可用作共享的L2SRAM或共享的L3SRAM。专用多核共享存储器控制器(MSMC)不但可防止内核间出现存储器争用，而且还可在核内与其它IP模块之间判断对共享存储器的访问。
TCI6612与TCI6614具有高性能外设集，可为开发各种不同覆盖范围与容量的高健硕基站提供所需的一切。包括：
l I²C、SPI 以及 UART;
l 可为支持 GEN1 与 GEN2 提供 2 个通道的 PCI Express 端口;
l 12 个 64 位通用定时器(也可配置为 16 个 32 位定时器);
l 具有可编程中断/事件生成模式的 32 位通用输入/输出 (GPIO) 端口;
l 针对硬件加速分派的 MultICore Navigator;
l 符合 RapidIO 2.1 规范的 4 通道串行 RapidIO® (SRIO)，支持每通道达 5Gbps 的工作速率;
l 64 位 DDR3 SDRAM 接口;
l 16 位外部存储器接口 (EMIF)，可连接闪存(NAND 和 NOR)及异步 SRAM;
l 基于 SERDES 的第二代天线接口 (AIF2)，具有 6 个高速串行链路，每个链路支持高达 6.144Gbps 的工作速率，符合 OBSAI RP3 与 CPRI 标准。
为实现器件与网络之间的高效率通信，TCI6612 和 TCI6614 包含了由以下组件构成的网络协处理器：
l2 个 10/100/1000 以太网媒体接入控制器 (EMAC)，可在 DSP 核处理器与核心网络之间提供一个高效率接口;
l 管理数据输入/输出 (MDIO) 模块(也是 EMAC 的组成部分)，用于不断轮询所有 32 个 MDIO 地址，以列举系统中所有的 PHY 设备;
l 用于实现 L2 至 L4 功能分类的数据包协处理器，处理速率高达 1.5Gbps;
l 安全加速器模块，能够通过 IPSec、SRTP 以及 3GPP 无线接口安全协议对 1Gbps 以太网流量进行连线速度处理;
l 允许多个设备通过 SGMII 连接的嵌入式以太网交换机，无需板级以太网交换机。
TCI6612 和 TCI6614 高性能嵌入式处理器可执行无线基站应用常见的密集型信号处理功能，可提升整体系统性能，而且频谱效率也较常规解码技术高出 40%。
位速率协处理器提升频谱效率
位速率协处理器 (BCP) 是一个多标准加速引擎，一旦启用 BCP，便可接管无线信号链中所有的位速率处理工作，无需 DSP 核参与。BCP 内含调制器、解调器、交错器/解交错器、涡轮及卷积编码、速率匹配器/速率解匹配器、分组码解码相关器以及 CRC 引擎。BCP 不但可为 MIMO 均衡消除干扰，而且还支持高性能 PUCCH 格式 2 解码。它可接管大约 15GHz 的 CPU MIPS。这些技术与 TI 新一代 DSP C66x 内核强大的 MIMO 处理功能相结合，可为运营商与用户等提供可兑现 4G 承诺的 SoC。
更快的协处理器可优化基站设计
自 2001 年以来，TI 已经提供了多种由可配置硬件加速器组成的无线电协处理功能，用于接管处理需求，提升整体系统性能。此外，TI 协处理器还可降低基站电源需求与消耗，以及电路板复杂性，从而可简化新产品的设计、构建和部署。
协处理器TCI6612 与 TCI6614 具有多个专用高性能嵌入式协处理器，可执行无线基站应用常见的密集型信号处理功能。这些协处理器具体包括：4 个增强型维特比解码器协处理器(VCP2_A、VCP2_B、VCP2_C 以及 VCP2_D)、3 个第三代涡轮解码器协处理器(TCP3d_A、TCP3d_B 以及 TCP3d_C)、涡轮编码器协处理器 (TCP3e)、3 个高速傅里叶变换协处理器(FFTC_A、FFTC_B 和 FFTC_C)以及 1 个位速率协处理器。将其结合在一起，可显著加速通道编码/解码运算。SoC 中另外还包含有 4 个紧密耦合的耙式/搜索加速器 (RSA)，可用来实现协助芯片速率处理的码分多访问 (CDMA)。
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