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在研究 光刻 对 IC设计 影响的原因以及继续缩减晶体管特征尺寸时，工程师或者降低光刻采用的激光器的波长或者增加成像工具的数值孔径。如本文的 第一部分 所述。
因此，半导体制造商不断减小激光的波长，从1980年的436nm到2001年直至目前的193nm。但是在248nm时，随着图形（patterning）开始低于光源的波长，这引起图像失真和其它一些相关问题。
但是，波长的缩短停留在了193nm，虽然已经有很多关于 EUV 光刻的研究想要来扩展目前的技术，但是据估计EUV在未来5到15年还不会就绪。
第二个提高特征尺寸可刻性的方法是增加光刻成像工具的数值孔径以及采用浸液式光刻。
第三个缩减特征尺寸的方法是目前半导体制造采用的两次图形曝光。这个方法虽然可以缩减尺寸，但是需要两次通过扫描器，将一个图形对半分为两个掩模。
两次图形曝光是可以有效倍增光刻间距的精度提高技术（RET），它被认为是在当前工具情况下将193nm浸液式光刻应用于32nm制程节点的主要方法，也是未来走向 EUV光刻技术的桥梁。
但是两次图形曝光有层叠限制，当将掩模对分时会有OPC问题，这会使得某些特征实现很困难。虽然有这些挑战，但是刻印的瓶颈对于图形来讲并不存在。因为两次曝光包含两次蚀刻，所以有一部分难度转移到了蚀刻和薄膜上。
因此，设计者、EDA公司、sCANner供应商、芯片制造商以及设备提供商需要多方展开合作，通过EDA公司和设备提供商的合作，光刻仿真就被看作是解决从设计到制造问题的一个解决方法。EDA公司不仅仅只关注设计，还要考虑后期流片的问题。
关键问题是如何使得EDA工具完全明白制造的问题。各种工具的融合从65nm开始，还将随着分析和合并的需要一直到32nm流程。
随着光刻仿真的挑战，两次图形曝光对半导体行业设计方面的影响还不清楚，有些会比较明显，比如层的分解。目前已经有6层的两次图形曝光制程。明年预计这个问题会更加清晰一些。
另一个影响现今设计的问题是光刻引起的电子偏差现象以及与压力相关的系统缺陷。在设计方法学中这些数据如何应用以及对时序的影响都还是问题。
另外，光刻引起的电子问题如何到时序和功率 泄漏 中也正在研究。Cadence和合作伙伴的研究表明如果直接将65nm设计技术移植到45nm，20%的时序关闭，泄漏偏差增加了300%。这不再单单是EDA的问题，设计师需要利用制造的数据以便于更好地设计芯片。
对于45nm以及更小的16nm，诸如基于模型的化学物质平面化（CMP）等问题需要找到新的方案。应力问题也需要被关注。对于P或者N沟道器件应力对参数的影响很明显。
Synopsys对此在开发一个叫“虚拟制造环境”，它采用了光刻仿真技术并集成了对最终图形定义的蚀刻。这个环境考虑到了热制程、移植等问题，它不仅仅是光刻的仿真，还力图将仿真反馈到方法学中。Synopsys认为从制造反馈到设计的消息越多，一个设计的稳健程度就越大。
总之，业界为了赶上摩尔定律的预测而不断开发新技术，这使得以前很少合作的人们走到了一起。2008年将可以看到设备制造商和EDA工具商合作的成果。
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