前言
目前的高端ASIC/ASSP/SoC器件开发商可考虑分为三大类：主流、早期采用者和技术领导者。在写这篇文章的时候，主流开发商正致力于65纳米技术节点设计，早期采用者开发商正专注于45/40纳米节点设计，而技术领导者开发商正力求超越 32 / 28纳米 及更小尺寸节点设计。随着技术采用开发步伐的日益加快，下一代的早期采用者过渡到32/28纳米节点的时间将不会很久，而他们的主流开发商同行也将紧随其后。
进行32/28纳米节点设计时会遇到许许多多的问题，包括：低功耗设计、串扰效应、工艺变异及操作模式和角点数量的显著增加。本文首先会为您呈现微捷码Talus®Vortex1.2物理实现流程的高层次视图，接着将介绍32/28纳米节点设计所包含的一些问题并描述 TalusVortex 1.2是如何解决的这些问题。
除了上述技术问题以外，32/28纳米节点日益提高的设计规模和复杂性还造成了工程资源（在不扩大团队规模的前提下取得更大成果，同时还保持甚至缩短现有时间表）、硬件资源（无须增加内存或购买全新设备，利用现有设备和服务器处理更大型设计）、满足日益紧张的开发时间表等方面相关问题的增加。为了解决这些问题，本文还将描述通过 TalusVortexFX 创新性的DistributedSmartSync™（分布式智能同步）技术,TalusVortex显著地提高了其容量和性能。TalusVortexFX提供了首款且唯一一款分布式布局布线解决方案。
TalusVortex1.2物理实现流程介绍
图1所展示的是标准TalusVortex1.2物理流程的高层次视图。从图中，您不难观察到它先假设了芯片级网表的存在，此网表可能已通过微捷码或第三方的设计输入和综合工具而生成。
图1.标准TalusVortex1.2流程高级视图
第一步，准备好网表；这包括了各种任务，如：如确定输入/输出焊盘（I/Opad）及所有宏单元的位置。第二步，进行标准单元布局（这是与全局布线同时进行，因为布线可能影响到单元布局，而单元布局也会对布局造成影响）。
在完成初始单元布局之后，第三步是综合时钟树,将其添加到设计中。多数时钟树综合工具并非执行真正的多模多角（MMMC）时钟树实现，而是将时序环境分为best-case（最佳情况）和worst-case（最差情况）角点。但这种做法过于的悲观，会导致性能一直处于“毫无起色”的状态。在32/28纳米节点，实现真正的MMMC时钟树势在必行（另见后文32/28纳米主题中“MMMC问题”部分）。因此Talus1.2的时钟树综合部署了完整的MMMC分析，以平均10%的延迟性改善和10%的面积缩小实现了更为先进的鲁棒性时钟系统，如图2所示
图2.全MMMC时钟树综合实现了更为先进的鲁棒性时钟系统
一旦时钟树添加成功，那么第四步是执行复杂的优化工作。而接下来的第五步则是进行详细布线。Talus1.2流程的收敛特性确保了详细布线结束时的时序可与流程早期所见到的时序密切吻合，甚至在考虑到串扰时也是如此（另见后文32/28纳米主题中“串扰问题”部分）。
32/28纳米低功耗问题
图3.功耗是目前芯片设计最为关心的问题
工程师能够部署各种各样的技术来控制器件的动态（开关）功耗和漏电功耗。这些技术包括（但不限于）多开关阈值（multi-Vt）晶体管的使用、多电源多电压（MSMV）、动态电压与频率缩放（DVFS）及电源关断（PSO）。
在多开关阈值晶体管情况下，非关键时序路径上的单元可由漏电量较低、功耗较少、开关速度较慢的高开关阈值（high-Vt）晶体管来组成；而关键时序路径上的单元则可由漏电量较高、功耗较多、开关速度显著加快的低开关阈值（low-Vt）晶体管来组成。
多电源多电压（MSMV）所包括的芯片可分为不同区域（有时称为“电压岛”或“电压域），不同区域拥有不同的供电电压。分配到较高电压岛的功能块将拥有较高性能和较高功耗；而分配到较低电压岛的功能块则将拥有较低性能和较低功耗。
动态电压与频率缩放（DVFS）技术的使用是通过改变一个或多个功能块的相关电压或频率来优化性能与功耗间折衷权衡。例如：1.0V的额定电压在功能块活动率低时可降至0.8V以降低功耗，或在需要时它也可以提至1.2V以提高性能。同样地，额定时钟频率可在功能块活动率相对低时减至一半，或它也可增强一倍以满足短时间爆发的高性能需求。
顾名思义，电源关断（PSO）系指切断选定的目前不在使用中的功能块的电源。尽管这项技术在省电方面效果非常好，但它需要考虑到的问题真的很多，如：为避免造成电流浪涌，要按特殊顺序给相关功能块的供电和关电。
TalusVortex 1.2提供了一款完整的集成化低功耗解决方案，包括一种自动化低功耗综合方法，可与跨多电压和频率区域的并行分析与优化功能结合使用。Talus1.2不仅不会对所使用的不同晶体管开关阈值的数量进行限制，同时还支持无限的电压、频率和电源切断区域。此外，Talus1.2完全支持通用功率格式（CPF）和统一功率格式（UPF）。这两种格式让设计团队能够先从功耗角度出发把握设计意图，然后再推动下游规划、实现和验证策略（见侧边栏）。
32 / 28纳米 串扰问题
时钟频率的持续提高与供电电压的日益降低意味着对串扰型延时变化、功能失效等信号完整性(SI)效应的敏感度在不断提高。在32/28纳米节点，由于更近的相邻轨道、横截面（32/28纳米节点的轨道的高度可能大于其宽度，如图4所示，它增大了相邻轨道耦合电容）以及金属化的轨道和通孔的电阻的提高（相对而言），因此这些效应也进一步增强。
图4.32/28纳米节点轨道的高度可能超过其宽度。
Talus1.2以基于轨道的复杂优化算法而著称，它使得用户在流程更早期的全局布线期间就可解决串扰问题。Talus1.2解决串扰相关问题的方式有很多，最基本的方式是使用最佳层分配和通过可用资源的扩散布线；它会有效管理这种扩散以避免对线长或通孔数量造成的显著负面影响。此外，全局布线器自带有多线程功能，可获得超高的性能水平。
为了获得高性能，所有全局布线器会先做假设。如：在“桶（bucket）”中放置导线，每个“桶”中的导线都设置于相互的顶部，因此一开始就可以直观地看到。在多数环境中，流程下游的轨道的真正排序和布局工作是留待详细布线器来完成。而解决流程下游的串扰问题要花费多上一个数量级的精力，而且按需修复（如：上调单元的尺寸会伴随面积和漏电功耗的相应增加）可能不是最佳、乃至可完成的方法。
事实上，只有在知道轨道排序及其空间关系时才有可能精确评估潜在的串扰效应。因此Talus1.2将全局轨道区段转换为空间上可布局的区段，然后再使用这一区段在流程更早期就对潜在的串扰问题进行评估；这样通过在全局布线阶段对线路的重新排序和设置,所有的串扰问题都可以在流程的更早阶段得到解决。在全局布线阶段所做的这些修改接下来还可用于为流程下游的详细布线器提供指导，这样便可以少得多的计算工作获得更优的解决方案。
32/28纳米工艺变异问题
对于以180纳米及更高技术节点制造的硅芯片来说，所需的只是解决些少量晶圆间变异，即源自不同晶圆的晶粒在时序（性能）、功耗等特征方面的差异。这种差异可能是由于从一家代工厂到另一家代工厂的制程变异和仪器及操作环境微小差异所造成，如：炉温、掺杂程度、蚀刻浓度、用以形成晶圆的光刻掩膜等等。
在较高技术节点时，所有晶粒间工艺变异（同一晶圆上各晶粒间差异）和晶粒内工艺变异（同一晶粒上各区域间差异）相对来说并没那么重要。（晶粒间变异也被称之为“全局”、“芯片到芯片”、“晶粒到晶粒”变异。）例如：如果一个芯片的核心电压为2.5V，那么在多数情况下会假设整个晶粒拥有一致和稳定的2.5V电压；同样的也会假设整个晶粒上拥有统一的芯片温度。
随着尺寸越来越小的新技术节点浮出水面，晶粒间与晶粒内工艺变异变得日益重要。这些变异中有些是系统变异，这意味着它会随着单元级电路功能而改变。例如：晶圆片中心附近所制造的芯片与朝向晶圆片边缘所制造的芯片相比，其相关的某些参数可能会有所不同；在这种情况下，可以预测所有参数都将受到类似影响；而一些参数还会在随机变异的情况下独立地波动，据说这可能是基于区域的变异（相对于基于距离的变异）。
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