基于CMMB系统的LDPC译码器的设计与实现

    这里分别用了108个深度为256、宽度为6bits的单口RAM作为R_Mem和Q_Mem。当进行变量节点运算时，VNU输入可从Q_Mem中读取，读数时，首地址为0，VNU输出写入R_Mem中，写顺序首地址为黑体数字，运算周期为256；当所有变量节点更新后，接着是校验节点的运算，同时
可进行检验方程运算。此时，CNU输入从R_Mem中读取，读数的首地址为0，CNU输出写入Q_Mem中，写入顺序首地址为黑体数字，运算周期同样为256。如此交替，便可完成迭代过程。上述例子中，(1，5664)和(1783，1)的对应关系反映在存储单元上，正如表1中的第2列所示。

3 译码器的性能分析及FPGA实现
    作者通过C语言模型和MATLAB模型对译码器进行了浮点和定点仿真。为了达到性能和面积的平衡，位宽的取值为6 bits，而译码器性能只比浮点模型损失了约0．15 dB。在AWGN信道和BPSK的调制解调方式下，当码率为1／2，信噪比SNR为1．6 dB时，误码率已经降至10-5以下。而在信噪比SNR为1．7 dB时，误码率已经降至10-7以下；当码率为3／4时，在信噪比SNR为3．0 dB时，误码率可以降至10-6以下。
    本文按照上面所描述的硬件结构，采用XILINX的VirtexIV-XC4VLX80器件实现了CMMB标准中两种码率的LDPC译码，并且达到了和C定点模型同样的性能。在ISE开发工具上对其进行编译时，其具体的资源利用情况如表2所列。

    从表2中可以看出，此结构不仅完全地复用了存储器资源，而且最大限度地复用了逻辑运算单元。正是因为两种码率可复用RAM资源，使memory消耗较少，从而剩下大量的RAM资源可以用作CMMB其余部分(如解交织模块)使用。LUT资源相对来说用得较多，这是由于并行结构造成的，它有36个VNU和9个CNU交替进行运算。

4 结束语
    本文设计的部分并行结构的LDPC译码器能够兼容不同码率和不同校验矩阵行重的LDPC码。运用该译码结构在XILINX的VirtexIVC4VLX80器件上可实现CMMB标准中两种码率的LDPC译码。事实上，针对校验矩阵的特点，采用一种独特的存储器控制策略，可以最大限度地复用硬件资源，从而大大减少了译码器的资源消耗。

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本文关键字：译码器  EDA/PLD技术，单片机-工控设备 - EDA/PLD技术