Verilog HDL就是在用用最广泛的
C语言的基础上发展起来的一种件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证
工具，之后又陆续
开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广
应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995.
Verilog HDL的最大特点就是易学易用，如果有C语言的编程
经验，可以在一个较短的时间内很快的
学习和掌握，因而可以把Verilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与
系统设计的，这样的安排可以使学习者同时获得设计实际
电路的经验。与之相比，VHDL的学习要困难一些。但Verilog HDL较自由的语法，也容易造成初学者犯一些错误，这一点要注意。
一个简单的VerilogHDL的例子：(12位寄存器）
// User-Defined Macrofunction
module reg12 ( d, clk, q);
`define size 11
input [`size:0]d;
input clk;
output [`size:0]q;
reg [`size:0]q;
always @(posedge clk)
q = d;
endmodule
本文关键字：暂无联系方式DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
