FPGA学习Verilog HDL实验－－-小项目2同步时序电路设计

oR1 <= 1'b0;

oY1 <= 1'b0;

oG1 <= 1'b1;

oR2 <= 1'b1;

oY2 <= 1'b0;

oG2 <= 1'b0;

2'b10://S3//H: G1--1

//V: R2--1

time2 = time2 - 6'd1;

(time2 != 6'd3)

state <= state;

oR1 <= 1'b0;

oY1 <= 1'b0;

oG1 <= 1'b1;

oR2 <= 1'b1;

oY2 <= 1'b0;

oG2 <= 1'b0;

//H: Y1--1

//V: R2--1

state <= 2'b11;

oR1 <= 1'b0;

oY1 <= 1'b1;

oG1 <= 1'b0;

oR2 <= 1'b1;

oY2 <= 1'b0;

oG2 <= 1'b0;

2'b11://S3

time2 = time2 - 6'd1;//H: Y1--1

(time2 != 6'd0)//V: R2--1

state <= state;

oR1 <= 1'b0;

oY1 <= 1'b1;

oG1 <= 1'b0;

oR2 <= 1'b1;

oY2 <= 1'b0;

oG2 <= 1'b0;

//H: R1--1

//V: G2--1

time2 <= 6'd10;

state <= 2'b00;

oR1 <= 1'b1;

oY1 <= 1'b0;

oG1 <= 1'b0;

oR2 <= 1'b0;

oY2 <= 1'b0;

oG2 <= 1'b1;

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本文关键字：小项目  DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术