星载FPGA混合时钟域设计

    对于频率比较接近的时钟域间的信号传递，比较合理的方案是文献[4]使用的异步FIFO数据缓存[4]。先进先出存储器(FIFO)是一种专门用于数据缓冲和时钟切换的存储单元。FPGA内支持同步和异步FIFO两种IP核，时钟域间数据传递使用的是异步FIFO。异步FIFO内使用格雷码计数器和交互握手信号，大大降低了两个时钟域的时钟信号出现时钟碰撞导致内部状态混乱的危险性。典型异步FIFO结构如图5所示。

    源时钟域中需要向目标时钟域传递的信号，不论是控制信号还是数据流信号，统一组合成STD_LOGIC_VECTOR类型的数据，在刷新同步信号到来时置写使能WR_EN有效，在源时钟域的时钟上升沿，若FIFO未满，则将数据写入FIFO。目标时钟域接收数据时判断FIFO是否为空，若非空，则将数据读出，还原。使用异步FIFO可以进行连续、高数据率的数据传递，功能可靠，使用简单。但受片内资源的限制，不能大范围使用，而且源时钟域和目标时钟域的时钟频率不能相差太大，否则会造成数据拥堵，增加资源消耗。
2 实际工程应用
    本文设计目标系统是基于XC2V3000的极紫外探测器主控系统，该系统外部输入时钟为100 MHz，系统内共包含位置解码算法模块的驱动时钟100 MHz，总线控制模块的工作时钟50 MHz，姿态调整机构位置传感器采样时钟12.5 MHz，LVDS数据传输驱动时钟5 MHz，RS-422通信模块工作时钟500 kHz，以及姿态调整机构驱动频率400 Hz，跨越高速、中速、低速和甚低速4个时钟域。根据本文提出的方案，将DCM和同步计数分频器生成的时钟全部通过主接入点导入全局时钟网络，使这些时钟均能覆盖整个芯片面积。位置解码算法模块100 MHz时钟域与总线控制模块50 MHz时钟域之间的信号传递使用异步FIFO，频率在50 MHz以下的时钟域使用时钟鉴相法与50 MHz传递信号，相互之间不直接传递。
    经过后仿真测试和硬件调试的验证，证明了本文提出的混合时钟域解决方案确实可行，有助于提高集成度，并能极大提高系统的可靠性。
参考文献
[1] 尼启良，刘世界，陈波．极紫外位置灵敏阳极光子计数成像探测器研究[J].中国光学与应用光学，2009(1)：35-39.
[2] 杜文志．星载FPGA内时序电路设计与时钟控制技术分析[J].航天器工程，2008(5)：58-63.
[3] Virtex-II Platform FPGA User Guide.www.xilinx.com，2007.
[4] 冼友伦，卢护林，苏涛．基于FPGA的多通道高速实时信号处理系统设计[J].电子技术应用，2005(3)：98-101.

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