一种密钥可配置的DES加密算法的FPGA

　　DES加密算法作为本设计中的核心算法，以多轮的密钥变换轮函数、密钥和数据运算轮函数为特征，相应的硬件实现方法有2种：一种是通过轮函数的16份硬件拷贝，达到深度细化的流水线处理，实现性能最优；另一种是通过分时复用，重复调用1份轮函数的硬件拷贝，以时间换空间，从而得到硬件资源占用的最小化。
　　本设计采取的是资源优先方案：即仅用硬件实现一套密钥变换和密钥加数据运算轮函数，通过反复16次调用这一硬件结构来实现1次DES加密运算。这样可以大大减少了硬件开销，但芯片的性能有所降低。因此，又采取在轮函数内部设置一级流水线来提高整体处理的速度。在硬件上实现数据加密钥轮函数和密钥变换函数的同步流水线架构，减少了相邻流水线级间的逻辑复杂度，通过设置轮计数器对所进行的轮运算计数，控制数据选择器，从而实现轮函数复用。其硬件结构如图4所示。

3 仿真及验证
　　本文所有算法均采用Verilog HDL实现,并在Modelsim仿真环境下，编写了测试激励，进行RTL级功能仿真，如图5所示。由图可以看到，此时key_sel和arith_sel输入为1时，密钥流采取了混沌加密，算法采用了DES算法，输入明文为：636F6D7075746572，密钥数据为7365637572697479，经过组合加密后得到的密文为49D28E37281FFFB2。

　　行为级仿真通过后，又采用了FPGA专用综合工具Synplify对算法进行了综合。结果表明：该组合加密模块耗费3 056 LE，该模块下载到Virtex-II芯片中,最高工作频率可达50 MHz。由于本设计采用16级流水总线设计，所以最高数据编码/解码速率可达3 Gb/s。综合完成后，又使用XILINX的ISE软件进行布局布线，并提取了网表和延时文件，在Modelsim后仿其环境中进行了时序后仿真，结果完全符合时序要求，达到了设计目的。
　　加密数据的安全不仅依赖于加密算法的保密，更依赖于加密密钥的安全。本文通过对整个加密算法的分析,提出了较为合理的密钥动态配置的DES加密算法的设计方法和实现途径，并在FPGA平台上进行了测试和验证，数据的连续加/解密传输达到了预先的设计要求。这种实现方法整体处理速度高,相邻流水线级间的逻辑复杂程度低,程序对编译器的依赖性少,提高了算法的整体性能。通过适当改进,可以设计出通用型芯片，实现对通信数据的实时、可靠加密传输，在通信、军事、加密等领域有着广泛的应用前景。

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本文关键字：加密  DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术