ｚｅｒｏ ｄｅｌ＜＝′０′;
ｅｌｓｅ
ｚｅｒｏ ｄｅｌ＜＝′１′;
ｅｎｄ ｉｆ;
．．．．．．
去“０”模块的功能仿真波形如图４所示，其中ｄｉｎ是提取同步后的信息，ｃｌｋ是信息时钟，ｄｏｕｔ是去“０”后的信息，ｃｌｋ ｏｕｔ是去“０”操作后的信息时钟。从图４中可看出，去“０”前的信息为“１１１１１０１”，通过去“０”操作后，信息为“１１１１１１”，将５个“１”后的“０”去掉了。
４ 结束语
本文提出了一种基于ＦＰＧＡ的ＨＤＬＣ协议控制器设计方案，并利用Ａｌｔｅｒａ公司的ＦＬＥＸ１０Ｋ芯片ＥＰＦ１０Ｋ２０ＲＣ２４０－３来实现，占该芯片内部单元的７０％左右。实践表明，该协议控制器操作简单、使用灵活，能够很好地应用于各种小型通信设备。本系统的硬件实现采用ＶＨＤＬ设计，通过建立ＶＨＤＬ行为模型和进行ＶＨＤＬ行为仿真，可以及早发现设计中潜在的问题，缩短了设计周期，提高了设计的可靠性和效率。
本文关键字：暂无联系方式DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
