对于常系数的FIR滤波器，在FPGA实现时，有多种可以选择的方式以降低复杂性。在本设计中，采用简化的加法器图[3]来实现，避免了使用资源代价较大的通用乘法器，同时提高了系统的整体性能。例如，在测试系统的设计中，需要计算132×x(n)、28×x(n-1)、126×x(n-2)、13×x(n-3)，用图9方案来实现时，将比用四个通用乘法器节省更多的LE资源，并且使最高的时钟频率得到了提高。表1给出了一个测试系统的资源与性能对比(使用了ALTEra公司的EP1C3T144C6芯片及QUARTus II 5.1版本进行综合)。
(4)第四部分是与第二部分类似的模块。零内插器的特点是某个时钟周期有用信号通过，其余时钟周期通过零值，因而内插与延时相加模块也可用一个多相选择开关来实现。内插与延时相加模块实现电路图如图10所示。
图11给出了一个D=3、I=4、N为12时的分数采样率变换的部分仿真结果(Modelsim 6.1)。其中，滤波器系数定点化为12位补码，输入、输出数据为12位补码整数， 测试输入序列为20kHz的正弦波波形序列，采样率为600kHz，输出为800kHz采样的正弦波序列。通过把输入输出序列保存并做FFT变换，可以得到两者的实际频率相同的结论。
利用FIR滤波器的多相分解及多采样率网络变换技术，本文介绍了一种有理数采样率变换器的高效多相结构，并结合FPGA芯片的结构进行了实现与优化。文中的一些方法也适用于其他多采速率系统的设计。
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