您当前的位置:五五电子网电子知识单片机-工控设备DSP/FPGA技术基于FPGA的高速时钟数据恢复电路的实现 正文
基于FPGA的高速时钟数据恢复电路的实现

基于FPGA的高速时钟数据恢复电路的实现

点击数:7150 次   录入时间:03-04 11:33:32   整理:http://www.55dianzi.com   DSP/FPGA技术

局部放大图

  本文提出的电路结构不需要高频时钟信号,因此只要相位调整过程中时钟信号的脉冲宽度大于器件要求的最小值,且满足整个电路满足建立保持时间就可以正常工作。因此最小的时钟周期T=max(3*Tmin,Tper),其中Tmin是所用器件时钟信号脉冲宽度的最小值,Tper是满足建立保持时间的最小时钟周期。例如EP2C35F672C6芯片工作时钟高电平脉冲最小值为1ns,采用该芯片电路的工作频率可以达到300MHz,这个工作频率已经通过了Altera DE2板的硬件验证。如果采用更快的器件如Cyclone III EP3C10T144C7,时钟脉冲宽度最小值0.625ns,经过仿真验证其工作频率可以达到400MHz。在时钟调整模块后加一个简单的二分频电路,就可以实现12个时钟相位的调整精度,根据不同器件的性能很容易进行扩展,达到所需要的设计要求。

  4 结论

  本文利用时钟切换的方法,在低端AlteraEP2C5T144C6上实现了204.8MHZ的时钟数据恢复电路,并通过了硬件验证。通过理论分析给出了决定该电路工作频率的主要因素,同时对该电路稍加改动就可以实现更高精度的时钟数据恢复电路,具有很好的扩展性,为利用中低端 FPGA 实现高速通信系统提供了一种可参考的解决方案。



上一页  [1] [2] 


本文关键字:数据恢复  DSP/FPGA技术单片机-工控设备 - DSP/FPGA技术