基于SRAM编程技术的PLD核心可重构电路结构设计

　　(a)　基于SRAM的可编程宽与门电路结构

　　(b)　宽与门关键路径的Hspice仿真结果

　　图3　电路结构与仿真结果图

　　基于SRAM编程技术的可编程互连线电路结构设计

　　CPLD中可编程互连线的作用是集中分配输入信号以固定延时输出到宏单元的输入端(P- Term的输入端)。本文所设计的可编程互连线是由结构完全相同的可编程连线单元组成的二维阵列。可编程连线单元之间不存在互连关系，每个单元的输入信号直接来自于输入总线，输出信号直接到宏单元，这样可以保证延时固定。因此，这种结构的设计实质上是可编程连线单元的结构设计。

　　本文设计的基于SRAM的可编程连线单元结构如图4(a)所示。该结构的作用是在8条输入线中选择1条或者都不选而仅选择低电平输出，然后将选择的输出变成正反两个信号输出到宏单元中P-Term的输入端。核心结构是SRAM控制的多路选择器，其中的SRAM编程控制位SRAM1～SRAM3

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　　(a)　基于SRAM的可编程互连单元电路结构

　　(b)　可编程互连单元关键路径的HspICe仿真结果

　　图4　电路结构与仿真结果图

　　控制多路选择器实现8选1的连线状态，而SRAM4控制开关管实现输出低电平。本设计仅用单NMOS管构成多路选择器，相对于采用传输门的情况，每个开关减少了1个晶体管。但是，NMOS传送高电平存在阈值损耗，因此，在选择适当晶体管尺寸的同时，在第3、4级开关处分别加了反向器A和B，保证输出高电平的幅值和足够的驱动能力。 可编程互连线 延时对PLD的速度起决定性作用。图4 (a)中的虚线是本结构的关键路径，图4(b)给出了关键路径的Hspice仿真结果，(1)和(2)图分别为输入信号上升和下降引起输出的变化情况，a、b和c三条曲线分别表示输入总线信号、输出的正反信号OUT和OUTn。仿真结果表明，本结构的最大延时仅为300ps。

　　特别指出，本结构仅用了4bitSRAM编程就实现了MAX7000的PIA单元中1组开关的功能，而图1(b)中的结构需要8bitEEPROM。这样，本结构同基于EEPROM的结构相比，减少了4bit编程数据，从而使基于本结构的可编程互连线的编程数据减少了50%。编程数据的减少，可以缩短器件配置的时间，提高在重构系统应用中动态重构的效率。

　　结论

　　本文针对传统 CPLD 的核心可编程结构—— P-Term 和可编程互连线，采用2.5V、0.25μmCMOS工艺设计了新的、基于SRAM的可重构电路结构。本设计中的P-Term结构具有可编程的3种工作模式，可以根据需要获得较好的速度和功耗折衷。基于SRAM的、延时固定的可编程互连线仅有300ps的延时时间，可以获得很高的速度，而且同基于EEPROM的互连线相比编程数据减少了50%，可获得更短的配置时间，更适合动态重构应用。采用上述新结构构成的PLD比 FPGA 更适合在可重构系统中实现复杂状态机和译码电路。

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本文关键字：编程技术  DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术