(4) 数据通路模块
该模块受OE信号的控制，使数据的进出和相应的操作指令在时序上同步。OE为1时，数据可由DQ脚写入 SDRAM ，OE为0时，数据可从SDRAM的DQ脚读出。
控制器 的使用及仿真时序---根据系统设计对SDRAM读写要求的不同，对控制器进行简单的参数修改(主要是初始化时模式内容字的设置)，即可使对SDRAM的控制符合自己的要求。该控制器使得系统对SDRAM的操作非常简单。以写操作为例，初始化结束后，只要SDRAM空闲，系统就会收到SDRAM_FREE有效信号，此时可以发出 FPGA _WR指令，同时给出ADDR地址信息，在收到反馈的FDATA_ENABLE有效后,系统将数据通过DAIN写到SDRAM中去，即完成写操作，系统无须关心SDRAM的刷新和预充。仿真时序图如图4、图5和图6所示，在写和读时序中，CAS=2，BURST LENGTH="PAGE"，DC表示无关(Don’t care)。
仿真结果表明，该控制器可以使得系统对SDRAM的控制非常简单、方便。
结束语
在实际应用中，使用ALTERA公司的Cyclone FPGA器件进行设计，设计输入采用Verilog来完成，实现了上述的SDRAM控制器接口电路。此外，由于采用了参数化设计思想，对特定容量的SDRAM的特定工作模式而言，只要根据其器件参数进行设定，该控制器就可以适用特定SDRAM的特定工作模式，具有一定的通用性。
本文关键字：控制器 DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
