（1）输入经内部逻辑到输出的建立时间、保持时间和引脚时延大于一个时钟周期。
（2）并行处理的信号彼此之间时延过大，不能同时采样。
（3）在内部对时钟信号进行过多操作，引入时钟毛刺。
（4）对同一时钟，既使用上升沿，又使用下降沿触发，使时钟最高频率损失一半。
（5）在交叉时钟域中，直接采样由另一时钟作为触发的信号，引入不确定态。
对于这些常见问题，设计中采用如下相应对策：
（1）所有输入、输出引脚信号都经过时钟采样，减少引脚的时延。
（2）内部信号操作增加D触发器，两级触发器之间尽量减少组合逻辑，比较复杂的处理经多个时钟周期完成，减小信号保持时间。
（3）并行逻辑经过相同的处理流程，时分复用完成，并行引脚也尽量分配在一起。
（4）内部处理由单一系统时钟完成，低速时钟经高速时钟采样统一到高速时钟上，减少交叉时钟域。
（5）不对系统时钟进行操作，只使用上升沿触发器。
（6）必需进行时钟转换时，通过双端口RAM或FIFO完成，不直接操作交叉时钟。
在设计中注意上述问题后，QUARTUS II的后仿真结果能够很好地满足时序要求，其中系统时钟（12.5MHz）最在能够满足20.59MHz，2MHz时钟能够满足41.03MHz。此结果在实际硬件测试中得到了验证。
5 实际产品性能分析
本文介绍的以太网/多路E1 适配电路 设计已实际应用在华环公司H0EL-1100 E1/100 Base-TX适配器中，表1是实际产品的吞吐量测试结果。由于以太网吞吐量包括IEEE802.3规定的导和SFD字节，而这部分信息是固定值，不需要经过E1信道传输到对端，所以测试值可能大于实际E1信道容量。表2是在8路E1配置下，以15MHz速率发包测得的以太网数据两端设备的传输延时。该设计在APEX II 20K100器件中占用的逻辑单元为3608个（共4160个逻辑门）。
在开发过程中由于采用高级硬件编程语言→编程器件的设计实现过程，大大缩短了开发周期，增加了硬件设计的灵活性和可移植性，也避免了专用集成电路设计的高风险。采用逻辑仿真与后时序仿真相结合的验证方法，基本可以保证设计的可靠性。基于上述优点，这种开发方式在中小指集成电路开发中已得到广泛的应用。尤其是近年来，硬件方面伴随着微电子工艺的迅速发展，编程器件的集成度正在成倍增长，越来越多的ASIC单元如微处理器、专用接口等嵌入编程器件中，使其适用范围更广；软件方面EDA开发商提供了众多的Ipcore及仿真工具，使得编程过程进一步简化，可靠性也不断增强；在此基础上SYS On Programmable Chip技术也开始走向商业化，为编程器件的发展提供了更为广阔的空间。
本文关键字：以太网 DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术
