DDR SDRAM在嵌入式系统中的应用

       3.2.1 DQS相位延迟电路

       在读周期中， DDR SDRAM 处输出的DQ和DQS信号是边沿对齐的。为了使用DQS作为选通信号来捕获DQ，DQS信号需要在FPGA内部相对于DQ信号作90°的相位延迟。但是这个延迟不能使用锁相环（PLL）来完成，因为DQS信号不具有时钟的特性。因此，需要在DQS和数据时钟之间加一个延迟链（delay clain），如图4中所示。

       前面提到过，Cyclone系列FPGA在其DQS输入引脚上有一个专用的延迟单元，用来使DQS相对于DQ信号产生一个90°相移。因此，可以使用该硬核资源来完成对DQS的相移，而不必通过内部的逻辑来搭建这样一个延 迟电路，从而可以获得更好的时序性能。

       3.2.2 再同步

       读周期中，从DDR SDRAM来的数据信号首先通过延迟后的DQS锁存到DDR触发器中。为了在FPGA内部能够使用该数据，还要将其同步到FPGA内部的时钟域上，这个过程称为再同步（resynchronization）。如图4所示，对于前一级DQS延迟后的信号锁存的数据再通过clk_90同步之后才送到内部数据总线上。

       在写周期中，DQS与DQ必须是中心对齐的（center align）。我们用clk_90时钟触发的DDR触发器产生DQS信号，因此，为了满足时序要求，从内部来的数据通过clk_90时钟锁存后再由clk触发的DDR触发器将其输出，从而保证DQS与DQ是中心对齐的。

       4 控制器的实现

       该控制器针对16位宽512Mb的DDR SDRAM设计，在ALTEra公司的QUARTus Ⅱ4.2环境中采用Cyclone系列的FP1C6Q240C6来实现，总共使用了729个逻辑单元，占FPGA可编程逻辑资源的12％，此外还使用了1个锁相环（PLL）。最后，在Modelsim 5.8中对整个工程进行布局－布线后仿真（Post－Place＆Route Simulation），采用的模型为MICron公司的512Mb的DDR SDRAM MT46V32M16的仿真模型，时钟为133MHz，图2是控制器读取DDR SDRAM的时序仿真波形。

       5 结论

       本文给出了一种通过FPGA控制将DDR SDRAM应用在 嵌入式系统 中的方法。设计中采用Altera公司性价比较高的Cyclone系列FPGA，并充分利用片内提供的锁相环、DDR触发器以及DQS延迟链等硬件资源，占用的逻辑资源少。该设计可以很容易地转移到Altera公司其他系列的FPGA上，经过适当的修改还可以用来控制64位宽的DIMM型的DDR SDRAM，因此可以很好地应用在需求高速度、大容量存储器的场合中。

上一页  [1] [2] 

本文关键字：嵌入式  DSP/FPGA技术，单片机-工控设备 - DSP/FPGA技术