本文分析了交织器在Turbo码中的作用，以及分组交织器[2]存在的缺陷，提出一种改进型的分组交织器，即交织深度和宽度可控的分组交织器的设计方法。该交织器可根据数字通信中信道的实际特性，做到交织矩阵深度和宽度可控，能够更好的满足不同帧长度数据传输的要求，从而达到最佳的抗突发连续错误的目的。
交织器设计采用ALTEra公司生产的Cyclone系列FPGA芯片，利用其内部 嵌入式 存储 资源，用双端口 存储 器实现。
1 传统分组交织器的作用、原理及缺陷
1.1 交织器的作用
在传统信道编码中，交织器的作用是将信源序列打乱，将它们分散到不同的数据序列中，以消除相邻码元之间的相关性。这样，当信号经历衰落或突发干扰时，邻近码元被噪声淹没的可能性会大大降低，从而增强了抵御长时间突发噪声的能力，同时也有利于接收端的译码接收。
另外，交织器作为Turbo码编码器中的重要组成部分，对提高Turbo码的性能起着至关重要的作用。文献[3]指出，Turbo码作为线性码，其纠错译码性能主要由码字的重量分布决定，而交织器实际上正是决定了Turbo码的重量分布。所以，Turbo码的性能很大程度上由交织器所决定。
1.2 分组交织器的原理
分组交织是一种简单的交织方式，其原理是在发送端将待交织的输入数据均匀分成m个码组，每个码组由n段数据组成，这样便构成一个n×m的交织矩阵，其中，m为交织深度，n为交织约束长度或宽度。待交织数据以
的顺序进入交织矩阵，再以
的顺序从交织矩阵中送出，这样就完成了对输入数据的分组交织。
1.3 分组交织器存在的缺陷
分组交织器虽然具有原理简单，易于硬件实现的特点。但其存在的主要缺点是由于交织矩阵的深度和宽度固定，不能够根据信道（特别是变参信道）中突发误码长度、纠错码的约束长度、纠错能力做出调整，这样，信息序列中出现的突发错误就不能够尽量随机分布在数据帧内。交织后，输入至编码器中的消息序列仍有很大的相关性。这就导致了Turbo码译码器在相继译码中不能正确的译码，会产生较高的译码错误。
基于以上原因，希望设计出交织矩阵深度和宽度可控的分组交织器，以适应不同数据帧长度的需要。从而更好的适应通信系统的特性要求，提高系统克服突发差错的能力。
2 改进分组交织器的FPGA设计与实现
2.1 FPGA选取及总体实现
交织器的设计采用Altera公司生产的Cyclone系列FPGA实现。根据系统的总体要求选用了一片EP1C3T100C8芯片，该系列芯片具有成本低、设计灵活、系统便于集成等优点[4]，因而在数字通信系统设计中得到了广泛的应用。此外，Cyclone系列芯片内部具有 嵌入式 RAM存储空间,可以实现较为复杂的逻辑功能，当用作片内存储器时，其存储数据的宽度和深度可由设计人员设定。因而利用存储器可以方便的设计出交织器，从而能够大大减小电路的体积和复杂度。
FPGA实现交织器的原理框图如图1所示，从图中可以看出交织器主要由读、写地址序列发生器，双端口RAM以及读写使能控制几部分组成。其中读写使能控制主要用来产生双端口RAM的读写控制信号，并决定读、写地址序列发生器何时启动工作。
2.2 读地址序列产生算法及设计
2.2.1 交织器读地址产生算法
交织器设计的关键部分在于“读/写地址”的产生。设交织器的交织矩阵为n m矩阵，根据分组交织原理，输入数据以0,1,2…,mn-1的顺序地址方式写入存储器，交织后输出为：0，n,2n,…, (m-1)n,1,n+1,2n+1, …,(m-1)n+1,2,…,mn-1.
地址产生算法采用双重循环的方式（算法流程如图2所示），算法流程说明如下：
①首先根据信道实际情况及数据帧长，选定合适的交织
将计数变量i，j清零；
②对计数变量j进行判断：如果j＜m，则j++；
如果j＝m，则跳到第3步；
③对计数变量i进行判断：如果i＜n，则i++并将j清零之后跳回第2步；如果i＝n，则跳回第1步，开始新一轮循环。
在整个循环过程中，读地址变量add不断输出“乱序”的交织地址add=j n+i，以达到设计的要求。
通过上述分析可以看出，算法中运用了加法、乘法、比较、计数等算术逻辑运算，则地址生成的FPGA设计过程中，需要运用加法器，乘法器，比较器，计数器等器件以实现相应功能。在设计过程中，这些器件采用由QUARTusⅡ软件为设计人员提供的参数化宏单元模块LPM（library of parameterized modules）,使用它不仅可以简化电路复杂度，而且大大提高了设计速度。
2.2.2 读地址序列产生器设计
读地址是整个交织器设计部分的关键，采用“乱序读出”的方式。电路设计主要由加法、乘法器，计数器和比较器模块构成，其地址序列产生流程在算法分析中已作过详细说明，这里只作简单介绍：计数器Ⅰ相当于变量j，首先在时间脉冲cp的驱动下从初始状态“00000000”开始递增计数，当等于设定交织深度m时，产生一个时钟脉冲信号来驱动计数器Ⅱ，此时计数器Ⅱ的计数加一，同时与另一设定数据n进行比较，当相等时计数器Ⅰ、Ⅱ同时清0，重新开始计数。
读地址产生结果由数据n与计数器Ⅰ每次的输出数据相乘，再与计数器Ⅱ的计数数据相加而得到。产生的序列依次为：0，n,2n,…,(m-1)n,1,n+1,2n+1,…,(m-1)n+1,2,…,mn-1.
2.3 写地址序列产生器设计
交织器采用“顺序写入”的写地址方式，即产生“0,1,2 …,mn-1”的顺序地址序列。
因此写地址序列产生器的实现可由乘法器，比较器和计数器等宏单元模块构成（如图4所示），写地址具体产生说明如下：
首先8位计数器在时钟脉冲cp的驱动下由初始状态“00000000”开始递增计数，产生的计数数据分成两路：一路送到双端口RAM的写地址端，作为交织器的写地址产生信号；另一路则送到比较器的一个输入端，同乘法器输出的结果进行比较：当计数器累计计数值小于乘法器计算结果时，计数器继续累加计数；而当计数值等于乘法器的计算结果时，比较器产生中断控制信号使得计数器清0，并重新开始计数。
2.4 读写使能控制设计
考虑到双端口RAM对其内部同一单元地址不能同时进行读写操作，因此，整个交织器设计需用读写使能控制电路用来对双端口RAM的地址读写进行控制，并同时决定读写发生器何时开始工作。由于双端口RAM的读、写实现都是从零地址开始的，因而RAM内的每个存储单元的读操作都应在写操作之后，从而保证每个读出数据的有效性。
读写使能控制电路如图5所示，读写控制电路采用类似于分频器原理[4]的工作方式，电路主要由计数器、比较器和D触发器来实现：计数器与n m比较的结果作为D触发器的时钟脉冲信号，当计数器的计数值等于n m时，触发器的输出状态进行一次反转，即相当于构成了一个n m的分频器电路。触发器的输出结果分成两路：一路送到双端口RAM的写地址使能端；另一路经过反相后送给读地址使能端。这样便可以使存储器RAM在“n m”的地址空间范围内交替进行“读/写”数据的操作。
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