先滤波再抽取结构先抽取后滤波结构表示A/D采样的信号与NCO产生的信号混频经过多相滤波的结构图。假设抽取倍数为5，NCO产生的序列为x0，x1，x2，x3，，A/D采样的信号序列为y0，y1，y2，y3，，则混频后的序列为x0y0，x1y1，x2y2，x3y3，，图中是按输出信号的先后次序表示的。从数字下变频器的整个设计过程来看，可以发现多相滤波器起着至关重要的作用：一方面抽取在滤波器之前，即滤波是在降速后进行的；另一方面，每个分支路滤波器的系数减小为原来的1/D，可以减小滤波器运算的累积误差，提高计算精度。
设输入A/D的正弦信号频率为11.6MHz，NCO产生的信号频率为11.648MHz，MATLAB仿真结果如所示。是混频后的信号由多相滤波器抽取滤波后的结果，图中频谱是双峰，正负频率部分主谱为0.048MHz，可以看出A/D采样的信号数字下变频后仍能保持原有的信号特征，且信噪比高，对于输入的带通信号经数字下变频后同样有较好的效果。
多相滤波器中信号的输出序列多相滤波器的输出结果图在上面我们所研究的数字下变频器的设计中，对信号进行降速处理都是在混频之后进行的，也就是在乘法器之后完成的。制约信号处理速率的另一个因素就是乘法器的速度，用硬件实现乘法运算通常速率较慢，若A/D的采样率达到100MHz以上，在几纳秒时钟之内硬件乘法器完成一次运算较困难。这样混频器的运算速率严重影响数字下变频器的速率，所以必需对乘法器的设计进行改进。
虽然我们可以利用运算速度更快的乘法器，例如运算速度可达300MHz，但这又受到A/D与乘法器控制信号速度的制约。我们的目标是能设计出混频在信号抽取之后的结构，可以降低对混频器的速度要求，提高实时处理能力，而且又不影响甚至能提高整个数字下变频器的性能。文献<3>提出的数字下变频设计方法有所改进，但结构仍比较复杂。
因此，只有从改变数字下变频器设计的结构角度出发，利用多个乘法器进行并行运算。改进的多相滤波器结构若我们能保证每个分支滤波器与其之前的输入序列不变（例如对第1个分支滤波器E0（Z）的输入序列x0y0，x5y5，和分支滤波器E0（Z）的结构保持不变），则对混频器和抽取器的结构进行适当的改变。即使用并行处理（结构如）把A/D采样的信号与NCO产生的信号先进行并行分路（分路数与原来的多相滤波器的支路数相同），然后进行相同倍数的抽取，再经过混频器。此时混频在抽取之后，且多个混频器并行运算，处理速度可以大大提高。
从还可以看到每个分支滤波器之前的输入序列没有变化，所以改进后的结构在功能上与原来的多相滤波器相同，而实时处理速度提高了。利用改进的多相滤波器结构，后继部分的设计不变，同样假设输入A/D的正弦信号频率为11.6MHz，NCO产生的信号频率为11.648MHz，MATLAB仿真结果如，为改进的多相滤波器的输出。
改进的多相滤波器结构改进的多相滤波器的输出比较与，可以发现这两种方法具有相同的输出效果，信号频谱幅度、杂散以及主杂比均相同。利用并行乘法器的结构能有效提高处理速度，乘法器由1路分为多路，抽取在混频之前，每路乘法器的运算量为原来结构分支路数的倒数，运算量大大减小。因此，输入乘法器数据流的速率可提高抽取因子的倍数，增强实时处理能力，并有效增加A/D转换器输入信号带宽。
结论数字下变频器是宽带数字接收机中高运算速率器件之一，也是其关键技术。本文提出了抽取在混频之前的多相滤波器结构，即多路并行乘法器的处理方法。该方法大大提高了数字下变频器的输入数据流速率和数据带宽，且易用现场可编程门阵列硬件实现。数字下变频器设计中使用的是Altera公司APEX20K系列的EPF20K100EFC3241X芯片，改进方法设计的数字下变频器速率可达100MHz以上。为进一步提高数字下变频系统速率，可使用目前最先进的Stratix系列设计，这样可大大提高改进后多相滤波器的数字下变频器速率。另外，进一步提高DSP与外部接口的处理速度，设计出更有效的算法将是数字下变频技术发展的方向。
