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用智能的调试与综合技术隔离FPGA设计中的

用智能的调试与综合技术隔离FPGA设计中的

点击数:7644 次   录入时间:03-04 11:39:27   整理:http://www.55dianzi.com   电工技术

  为缩短运行时间,模块化流程必不可少。这种流程支持设计保存,能锁定已经证明有效的设计部分。支持模块化流程的工具能帮助您在进行综合前创建RTL分区,也就是编译点。一些软件还能帮助设计人员将有故障的设计部分变成黑盒子,彻底将该部分导出并作为独立的设计子项目进行再加工。一旦解决问题,子项目还能够以网表形式通过自下而上的流程或用作为RTL通过自上而下的流程整合回原设计,甚至还能综合利用自上而下和自下而上两种流程。

要集成和调试大型设计,应尽早在设计进程中发现错误的说明。举例来说,“错误继续”功能可提供涉及每个综合通过信息的组合错误报告。“错误继续”能容许非致命的非语法HDL编译问题和某些映射错误,因此设计人员可在每次综合迭代中分析并完成尽可能多的设计内容。为了在带有SynplifyPro/Premier GUI 的Synplify Premier 软件中调用“错误继续”功能,应启用项目视图左侧的Continue-on-Error 选项。

  在TCL中:set_option –continue_on_error 1

  用属性is_error_blackbox=1 标记故障模块和带接口错误的实例父模块,如图3 所示。

  用TCL找到所有“故障实例”:

  c_list [find -hier -inst * -filter

  @is_error_blackbox==1]

  用TCL列出所有“故障模块”:

  get_prop -prop inst_of [find -hier -inst

  * -filter @is_error_blackbox==1]

  要查看将被关入黑盒子或导出的故障模块,请查找HDLAnalyst RTL视图中的红色块

通过导出模块隔离问题

  您可将故障模块作为完全独立的综合项目导出,以便专门对该模块进行调试。导出过程会产生隔离的综合项目,其中包含所有该模块的源文件、语言标准和编译库,以及所含文件的目录路径和路径顺序,以达到对该模块进行单独综合与调试的目的。如前一节所示,出现错误的模块会自动在设计数据库中标出错误属性,并在设计原理图中突出显示,便于对该模块进行查找和提取。

  为了导出模块及其所有相关源文件进行隔离调试,应首先在Synplify Pro/Premi

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