用智能的调试与综合技术隔离FPGA设计中的

　　set_option -fix_gated_and_generated_ clocks 1

　在Synplify Pro/Premier 中执行门控和生成时钟转换，而set_option -conv_mux_xor_gated_clocks 1则针对基于Synopsys HAPS 的设计在Synplify Premier 时钟树的多路选择器或OR 门上执行门控时钟转换。

　　“完整”的系列时钟约束包括在所有正确位置定义时钟并在生成的时钟之间定义关系。有时候，时钟会出于某种原因与真正的源断开关联，例如时钟源和时钟目标端间产生了黑盒，这样会造成顺序组件的时钟缺失或时钟约束放置错误，导致首次时钟转换因为缺少时钟约束而失败。在许多情况下，转换失败是由约束不完整造成的。举例来说，门控逻辑中可能存在一个组合回路，应在时钟转换之前利用异常处理约束将其打破。综合编译阶段之后会提供一个门控时钟报告，告诉您有哪些门控和生成时钟已被转换以及被转换时钟的名称、类型、分组和相关约束。另一个时钟列表则显示的是未转换的时钟，并包含故障信息，用于说明原因。

　举例来说，如果设计中有黑盒子，您可以在RTL中指定具体的软件命令，用于为自动化门控时钟转换提供辅助。比方说，采用syn_gatedclk_clock_en 指令在黑盒子中指定启用引脚的名称，用syn_gatedclk_clock_en_polarity 指令指出黑盒子上时钟使能端口的极性。每个转换实例和驱动实例的时钟引脚都被赋予一个可搜索的属性，从而能在设计数据库中识别，并提取到定制TLC/Find 脚本生成报告中。

　　端口不匹配

　　设计包含公司内外部提供的文件。在设计中进行IP 实例化或预验证分级模块时，经常会出现“端口不匹配”错误，而且难以检测，特别是出现在混合语言设计中更是如此。举例来说，如果顶层VHDL实体“Top”实例化Verilog 模块“sub”，那么顶层VHDL声明sub 有4 位端口，而实际Verilog 模块只有3 位端口。就Synplify Premier 软件而言，会立即将其标记为不匹配，并在单独的日志报告中通过超级链接引用该错误。

　　视图work.sub.syn_black_box 和视图work.sub.verilog 之间的接口不匹配

　　细节：

　　========

　　源视图work.sub.syn_black_box 中的以下位端口在目标视图work.sub.verilog 中不存在。

　　=======================================

　　Bit Port in1[4]

　　Bit Port in2[4]

上一页  [1] [2] [3] [4] [5] [6]  下一页

本文关键字：技术  智能  隔离  电工技术，电工技术 - 电工技术