要将错误操作的源头追溯到RTL，您可以利用RTL调试器在RTL原理图上方实时插入观察到的操作数据。
原理图查看器包括一个网表级技术视图，用于显示综合后的实际设计实现情况。在HDLAnalyst 原理图查看器中，该视图基于查找表、寄存器和DSP slice 等基本的赛灵思器件原语。您可在原理图中对路径进行交叉探测，追溯到原始的RTL以及综合后和布局布线后的最终时序报告，以便分析和提高整体性能。
在FPGA中原型设计的ASIC 门控时钟结构并非FPGA实现中的必要环节，这会导致FPGA资源使用效率低下。解决该问题的有效办法就是用FPGA综合软件转换时钟。
大型设计的调试
在大型设计中探测所有信号是不可能，因为生成的数据量极为庞大，而且探测数据所需的额外调试逻辑也太大。片上调试方法的一个常见弊病是难以提前预测需要对哪些信号进行探测和监控。
一些调试软件通过分治法能够在一定程度上解决这个问题。利用多路复用的采样组，设计人员可以有选择性地进行采样并通过多路复用的路径和共享的IICE 在信号组之间切换。这种方法增加了可观察的信号和条件，而且不会增加数据存储要求。您可以即时切换感兴趣的信号组，不必花时间进行重新调整或重新综合新的设计。
不幸的是，在探测和采样数据时用使的调试IICE 逻辑会占用包括存储器BRAM 在内的芯片资源。您可在SRAM 存储卡中对IICE 采样数据进行片外存储，以减少片上BRAM 的使用。这种方法的另一个好处是能增加采样数据的深度。
设计无法综合
设计错误的出现可能导致无法实现有效综合或布局布线。由于存在成千上万的RTL和约束源文件，因此可能需要几个星期才能完成首次综合与布局布线。进行FPGA原型设计时，应让ASIC 设计源文件处于“FPGA就绪”状态。举例来说，就是要进行门时钟转换。
在FPGA中原型设计的ASIC门控时钟结构并非FPGA实现中的必要环节，这会导致FPGA资源使用效率低下。解决该问题的有效办法就是用FPGA综合软件转换时钟。例如，门控或生成时钟转换功能可将生成时钟和门控时钟逻辑从顺序组件的时钟引脚转移到使能引脚，这样您就能将顺序组件直接绑定到源时钟，消除偏移问题，并减少设计中所需的时钟源数量，进而节约资源。
在Synplify Premier 软件中启用门控时钟选项：
– 选择Project->Implementation Options
– 在GCC & Prototyping Tools 标签中点击Clock Conversion checkbox
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