采用可编程逻辑器件的高速缓存方案的实现方法

写控制选通脉冲进入存储器器件。
    在读状态下，用户通过Avl_wait_request_rd发送读请求，控制器从FIFO中取出读地址，并向存储器器件发送一个外部选通脉冲。读／写状态机持续监控用户接口FIFO状态信号，以确定是否存在待处理读／写请求。连续不断地并发读／写请求流将导致状态机只在读状态和写状态之间转换，以确保正确无误地将请求交替发送到外部存储器。一串只写请求将导致空闲状态和写状态轮流出现，同样，一串读请求也会在空闲状态和读状态问转换。

3 系统的硬件实现
    本文实现的高速缓存系统是以FPGA和QDRII器件为核心的，FPGA采用Altera公司的Stratix II GX系列，具体型号为EP2SGX90FF1508C3N Stratix II系列芯片采用90 nm工艺，1．2 V内核电压供电，具有片上可编程电阻特性，简化了设计，容易实现阻抗匹配，提高了信号完整
性。QDRII采用NEC公司的UPD44165364AF5-E33EQ2-A，具有4字节突发结构，最高工作频率为300 MHz。FPGA与QDRII的接口如图5所示。

    QDRII的控制时序十分复杂，为简化设计过程，增强系统的可靠性，可以采用IP核进行控制。IP核是一种预定义的并经过验证的复杂功能模块，可以方便地集成到系统中。
    Altera公司的QDRII SDRAM Controller MegaCore可提供一些底层的时序控制，使得对QDRII的控制变得相对简单，IP核留给用户一些上层的Avalon通信接口，用户可以根据自己的需要对相应的状态引脚进行监控和编写驱动，实现对QDRII器件的操作。

4 实验设计及测试结果
    用VHDL编写testbench，测试系统性能，设计原理如图6所示。设计数据源对QDRII进行写操作，再把读出来的数据与原始数据对比，最后给出测试结果。

    进行速度测试，以300 MHz的速率进行读写，通过测试证明本系统能够稳定工作，测试结果如图7所示。

　　为了便于观察，选取几个固定地址，循环读取该地址的数据，用SignalTap对其进行实时采样，结果如图8所示。可以清晰地看出给定固定地址00004H后，发出读请求，在avl_data_read_valid有效时读取数据为AAAAFFFFAAAAFFFFAAH，与写入数据一致。

　　结语

　　本文通过深入分析QDRII的结构和工作原理，设计一种状态机，给出了一种基于FPGA的高速缓存方案。经过实验验证，QDRII可以稳定工作在300 MHz，使36位存储器接口的总流量达到43．2 Gb／s，具有实际应用价值，使各种数据密集型应用中的读／写能力得以提升。

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