重要问题之一就是：在系统结构方面，是嵌入系统存储器还是把存储器放在SoC之外。在以前的技术中，电源不是要考虑的一个主要因素，而成本是决定是否嵌入存储器的主导因素。
传统的DRAM在外部存储器中占主导地位，因为它比其它类型的存储器具有更低的成本。随着时间的推移，DRAM的价格已经由PC机的高速缓存需求来推动。因此，中密度的同步DRAM SDRAM已经在合理的价位上广泛应用。但是最近，PC业正在向
大密度DDR DRAM过渡。伴随着这个过渡，适合嵌入式系统应用的DRAM价位已经上升，使得外部存储器比以前有更低的成本效益。
嵌入式存储器比外部存储器有更多的系统电源要求。通常，功率预算基于每一个芯片而不是全部系统功耗。考虑到整个功率预算，适当的电源分配可以实现有效的电源使用。
假设一个嵌入式系统具有一个基于SoC 的处理器和4Mb的存储器。该存储器接口有32条数据线和20条地址和控制线。假设一半信号在某一时刻转变，那么需要考虑26个信号的电源问题。这些信号有一个8-10pF的有效负载，具体如下：
4pF为输出驱动器，包括静电保护；
1pF为输出；
2pF为输入缓冲器，包括静电保护；
1pF为输入；
小于2pF为引线和PCB线。
计算出电源分配为1/2CV2。假定I/O电压是2.5 V ，存储器工作在100MHz ，在进行存储操作时，I/O的功耗大约是81mA。 从电池需求的角度来看，这显然太多了。过去，成本决定是否嵌入存储器，而如今无线和电池供电应用的要求更加青睐系统存储器的嵌入。
主用和待机功率
当规划低功率操作时，重要的是检查各种存储器的因素，既要检查主用操作也要检查待机操作。通常的一种低功率做法就是尽可能地使存储器“休眠”或者处于待用模式下。以往的应用依赖于小量使用时间和大量的停机时间，从电源管理方面看，这适合于休眠的方法。现在的应用则依赖于要求更多时间的新特征。例如，一个2G手机的功能主要由无线通信的呼叫和呼叫管理功能组成。对协议堆栈、菜单系统和便笺簿，一个2Mb的SRAM就足够了。相对而言，3G手机支持数据业务、WEB浏览器、音频播放器和MPEG-4视频等服务。这些手机要求多达16Mb的SRAM。这些需求增加了存储器功率的需要。
当今的设计师能够选择各种各样的嵌入式存储器技术。包括6个晶体管存储器(6T)、嵌入式DRAM(eDRAM)和1T-SRAM。实际中，要考虑各种技术的优点来做出适当的决定。当功率是一个主要考虑因素时，成本就是一个不能被忽视的因素。成本将直接转化到芯片面积中——存储器越小，越节省成本。6T存储器由一个包含6个晶体管的闭锁存储器单元组成。很多晶体管转变成一个大单元，导致存储器是其竞争对手的大约2倍。1T-SRAM和 eDRAM由单个晶体管、单个电容器单元(1T1C)组成，产生了一个紧凑的存储器单元。这两种技术的工艺是不同的，eDRAM要求更昂贵的工艺，而1T-SRAM则使用一个标准的逻辑工艺。
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待机功率是指没有读或写访问存储器时所消耗的功率。随着精细的几何工艺(013mm甚至更小)的到来，漏电已经成为主要考虑因素。据估计，对于第一代芯片，泄漏电流将平均增加7.5倍。在嵌入式存储器中，门泄漏相对于待机功率已不容忽视。
每一种存储器技术处理待机功率的方法是不一样的。从理论上讲，6T已经有最佳的待机功率，因为闭锁的存储器消耗的功率可以忽略不计。但是，因为6T单元的基本结构，它仍然受到漏电流的影响。0.13mm及以下的6T泄漏产生了比0.18mm及以上的6T存储器阵列高得多的待机电流。使用电路技术改进6T泄漏时，在先进工艺中使
用6T设计常常会受待机电流的影响。
eDRAM和1T-SRAM没有相似的漏电效果。电池单元更小， 在设计中没有泄漏的途径。1T1C单元引起的待机功率的主要原因是需要刷新逐渐衰减的电容充电所需的电流。eDRAM在待机期间使用一个标准刷新操作以保持数据。1T-SRAM技术使用一个内部待机模式来提供最佳刷新，这个刷新导致待机功率大大小于6T泄漏或者eDRAM刷新
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