4 性能分析
由于可编程密码处理器体系结构支持5条指令绑定并行执行，因此其数据路径定义为5CS(5Combining-Strands)，假设不采用绑定的数据路径定义为NCS(No-Combining-Strands)，将这两种情况与Alpha处理器、Cryp-toManiac密码处理器[9]路程进行比较，四种数据路径下加／解密所需时钟数如表4所示。分析比较表明可编程密码处理器执行时钟大量减少，尤其与通用处理器Al-pha相比，加／解时钟数DES算法减少83％，IDEA算法减少92％，Rijndael算法减少9l％，RC6算法减少69％，Twofish算法减少78％。
为了验证可编程密码处理器体系结构实现数据通路和控制通路的正确性，使用ALTEra StratixlIEP2S180F1508C4器件作为FPCA目标芯片，使用AlteraQUARTusII 5.0工具进行综合，在综合前和综合后使用Mentor公司的ModelSim 5.8c分别进行功能仿真和时序仿真，结果均正确。其具体资源占用情况如表5所示。
密码处理的灵活性和高效性一直是密码算法使用中的制约因素，采用通用微处理器虽然能获得较好的灵活性，但却使一些算法的性能达不到要求；采用专用算法芯片，在获得很高性能的同时丧失了灵活性。本文针对这一矛盾以EPIC结构微处理器构架为出发点，系统地研究了通用的并行分组密码处理器模型、各种密码运算单元、指令集等关键技术，并最终得以实现，达到了实现性能与灵活性之间的良好折衷。
