比利时研究机构 IMEC (Leuven, Belgium) 表示，他们在3-D SIC（三维堆叠芯片）技术上获得重大进展，采用直径5um的铜穿透硅通孔（TSV）完成芯片与芯片（die-to-die）堆叠，并验证了该3-D芯片的功能。
该研发中心正在进一步开发200和300mm晶圆上3-D SIC芯片，并集成一些测试电路，这些将来自其在3-D集成研究项目中活跃的合作伙伴，包括台积电（TSMC）、Amkor、EV Group、NEXX、Applied Materials、Disco、ICOS、Qualcomm、STMicroeleCTRonics、Intel、Panasonic、 Infineon、Micron、Samsung和Qimonda。
IMEC 3-D技术科学家Eric Beyne表示，3-D技术的成本受设备成本的限制，硅刻蚀、铜籽晶填充、裸晶与晶圆（die-to-wafer）键合是限制所在，这些工艺设备的成本和生产力需要获得提升。3-D IC比较困难的工艺挑战在于获得没有微粒污染、共面度极高的表面。Beyne表示，必须要开发新的清洗方法来实现。
IMEC 3-D 堆叠芯片需要采用5µm铜TSV的芯片与芯片（die-to-die）堆叠.
IMEC的初步成果令人鼓舞。在其200mm平台上，顶部晶圆减薄到25um，装贴在临时的载带上，然后通过铜与铜热压缩法与平台上的裸晶片键合起来。IMEC正在缩减裸晶片到晶圆键合工艺流程，并逐步将其转移到300mm平台上。Beyne描述道，双大马士革通孔工艺与前道互连通孔工艺相类似，但是具有更大的孔径、间距和更高的深宽比。
为了评估3-D SIC流程对堆叠层特性的影响，顶部和平台上的晶圆都含有CMOS电路。大量的测试证明，增加了铜TSV和堆叠后的电路性能并没有退化。测试在TSV和堆叠工艺后进行，电路表现出了极佳的完整性。
“通过测试，我们证明了这些技术允许设计和制作完整功能的3-D SIC芯片。我们正准备接受来自合作伙伴的参考测试电路，”Beyne说。“这将使得业界在3-D SIC设计上对自己的设计方法获得早期的认识和经验。”
IMEC正在与国际半导体技术线路图（ITRS）以及Jisso封装标准集团（Jisso PACkaging standards group）共同制定基于电子供应链的3-D分类标准。Beyne表示，业界对术语争论不休，并对哪一个阶段-晶圆厂/代工厂、芯片封装或板级组装-来实施3-D集成互连步骤，表现得众说纷纭。IMEC打算采用3-D系统封装（3-D SIP）来代表大部分传统的采用引线键合芯片堆叠的3-D封装（Jisso的第二和第三级），而3-D晶圆级封装（3-D WLP）指的是IC钝化后的3-D互连工艺（Jisso的第一级）。根据Jisso介绍，3-D IC或3-D SIC将代表最紧密的集成级别，定义为0级，芯片间的互连发生在器件互连线的所有部分或中间级。
为了解决系统级3-D设计问题，IMEC正在设计一个物理和技术意识结构，来实现早期的设计关联暗示，及时对工艺技术和系统结构做出重要决定。采用 PathFinding虚拟设计流程，帮助识别技术/设计的最佳位置。在优化过程中，测试结构评估TSV阵列、电迁移和成品率，以及TSV对前道工艺和后道工艺的影响，TSV对射频测试的影响。在最初的3-D堆叠DRAM案例分析中，在系统设计级别待解决的问题包括：多少I/O数证明是最佳的，存储器结构的改变是否是必需的。在物理设计级别，问题包括怎样布图和提供穿过TSV的电流、TSV是否会导致散热问题。在模拟工艺的每一步，成本、性能和能耗都将被评估，然后在硅上获得验证。
IMEC将于11月14号在台湾新竹举行3-D工作组会议，与供应链上的各个主要公司一起公开讨论3-D设计和制造上许多未决问题。
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