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图3和图4的仿真结果说明:
1. 当RESET为高电平时,IP核处于初态或清零态;当WRITE为高电平时,IP核处于工作态,可以接收显示数据。
2. 在时钟CLK的上升沿,MCU通过接口向IP核的RAM并行写入8位显示数据;在时钟CLK1的上升沿,行扫描驱动电极依次输出扫描脉冲,列信号电极会把RAM里的数据从SEG上输出。
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3. 行数控制端可以改变行扫描的电极数目。当行数选择控制端N为“3E”时,在COM0~COM61输出扫描信号。如图3所示,在第1个行时钟信号时,电极COM61上输出扫描信号,在行 驱动 时钟控制下,逐行递减对行电极进行扫描;第7个行时钟信号时,N变为“22”,扫描信号变成在行电极COM33上输出,逐行递减对COM0~COM33进行逐行扫描。
4. 列数控制端可以改变列信号的电极数目。当列数选择控制端M为“110”时,SEG电极为48位输出;当M为“010”时,SEG的输出变为16位;当M为“101”,SEG的输出变为40位;当M为“100”,SEG的输出变为32位。本文对该 IP 核的列数控制、行数控制、核间级联等功能分别进行了功能验证,并都通过了验证。此处限于篇幅只介绍了列数与行数控制功能。
结语
本文讨论了一种 LCD 显示驱动芯片IP核的设计,根据自顶向下的设计思想,将芯片进行了层次化功能划分,并对芯片的整体功能进行了验证。在芯片的功能验证中,本文采用了VHDL硬件描述语言对电路的逻辑功能和时序关系进行了仿真验证。该LCD显示驱动器由于采用了参数化设计,具有很好的移植性,可方便地应用于便携式仪器及PDA等有关产品的各种不同规模的平板显示系统应用中。
参考文献
1 李维是、郭强,液晶显示应用技术,电子工业出版社,2000.3
2 Yu-Jung Huang、Chih-Feng Liu,Design of LCD Driver IP for SOC ApplICations,IEEE Asia-PACific Conference on AdCANced System Integrated Circuits(AP-ASIC2004),Aug.4-5 2004 ,pp.62-65
3 Tien-Lung and Bergmann,Neil(2003)An interface Methodology fot Retargettable FPGA Peripheral,Proceeding of the International Conference on Engineering of Reconfigrable SystEMS and Alogorithms,June.23-26 2003,pp.167-173
本文关键字:通用 综合-其它,单片机-工控设备 - 综合-其它
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