信号延迟误差即为由于芯片内部各信号传输延迟不一致而造成的四个计数器计数的同步误差。为分析该误差情况，用ＩＳＥ ５．１提供的Ｔｉｍｉｎｇ Ａｎａｌｙｚｅｒ程序对关键路径做进一步的时间分析，得到的结果如表１所示。
表1 各信号到计数器的延迟分析（单位：ns）
表中第一栏为从ＣＬＫＤＬＬ中出来的计数时钟到各自计数器的延迟时间，第二栏为用来控制计数器启动停止的ＨＦ信号到四个计数器的时间。由于需要的是各计数时钟间相对延迟时间，故第三栏给出时钟相对于ＨＦ信号到计数器的延迟，即为第一栏和第二栏的差值。由此得出信号延迟误差Ｔｄ＝０．９５０ｎｓ。
故有系统测量误差Γ为：
Γ＝ＴＳ＋ＴＰ＋Ｔｄ＝４.２７５ｎｓ （２）
即脉宽测量最大误差为±４.２７５ｎｓ。与脉冲计数法比较，同样的８０ＭＨｚ时钟输入，最大测量误差减小到原来的３４.２％。
本文在数字移相技术的基础上设计了一种高精度的脉宽测量系统，使测量精度相对于脉冲计数法提高了多倍。若需进一步提高这种方法的测量精度，可以通过以下两个方面进行改进：(１)继续提高晶振频率，寻求速度更快的ＦＰＧＡ芯片。晶振频率越高，系统原理误差越小。(２)减小信号延迟误差。由前面可以看到，信号的延迟误差对系统精度的影响占了很大的比例。减小各计数时钟和待测信号到计数器的信号延迟的差异，可以有效地提高测量精度。由于ＦＰＧＡ内部信号延迟的时间均可以很方便地得到，因此在设计时可以通过调整内部各元件的放置位置以及连线来尽量减小延迟误差，或者通过添加一些门电路来增加延时以使各信号延迟时间尽可能相同。
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