高速PCB设计的综合测试题
综合测试题
答卷人： 得分： 折合： 55%
一. 封装知识考核(7分)
(1) 请阐明BGA封装为什么比DIP封装先进.(2分)
(2) CSP封装的全称是什么?(2分)
(3) CSP封装比其他封装更为先进的地方表现在那些方面?(3分)
二. 下图为PCB板上的一条内存地址总线电路.
给出条件:
1. 图中n=8,其中L1=L2=…=L8=1 inch；图中的传输线长度只考虑此8段,其他不考虑。
2. 驱动端的上升和下降时间都为1ns。
3. 传输线上每隔1 inch连接1个芯片负载。
4. 传输线上的单位寄生电容为3pf/inch.每个芯片的等效电容为6pf。
5. 传输线为带状线.介电常数为4.5，Z0=60欧姆.
6. 传输线中如果接入负载后的等效电容为C/=Cline+NCload/length。
(12分)
问题:
(1) 传输线不在不接入负载的情况下的等效电容C/为多少?它的等效电感呢?(4分)
(2) 传输线接入负载后的等效阻抗为Z/ 为多少?(3分)
(3) 传输线在接入负载和未接入负载情况下分别的传输速度是多少?(ps/inch)(5分)
三.根据下面的图示完成图后问题。(记住,为下降沿)
(1) 完成下面的反射分析图.(要求,图中给出的为分线,分子请填入此时输出电压.分母为此时该点电压值)(5+5分)
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(2) 在上面相同的情况下如果,加入了始端串联匹配（不考虑信号在源端的反射）,请继续完成上面两个图. (5+5分)
三. 判断计算后向串扰的饱和，完成下面的表格(14分)
四. 根据下面给出的图例，测量数据填入表格中的空格(22分)
五．下图是一个叠层及旁路电容设计参考图，实际测量结果发现，在100MHz到2G的频率范围内噪声干扰比较严重，试根据你的学习体会，回答以下问题：
1．请指出上述设计中的两个主要问题：(3分)
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2．随着电源和地层之间的介质距离变小，以下参数的变化情况为：(3分)
层间电容 电源层阻抗 谐振频率点
（在空缺处填“变大”“变小”或者“不变”）
3．随着介质的εr变大，以下参数的变化情况为(3分)
层间电容 电源层阻抗 谐振频率点
（在空缺处填“变大”“变小”或者“不变”）
4．假设这个设计是一个128位的I/O总线，所有I/O同时发生开关输出，系统电源是3.3伏，允许的电源变化波动范围为+/-5%，发生同步开关输出的时间为150us，经过仿真测量，每个I/O管脚的1us之内通过的电量为3.83X10-8库仑。
试计算：需要多大的旁路电容才能满足设计的需要？如果每个管脚通过的最大瞬间电流为6.5X10+7安培/秒，则电源系统允许的最大电感是多大？(8分)
六． 在一些PCB板layout的过程中，工程师喜欢在一些高频率的信号线周围进行铺铜保护，并在上面进行打孔接地。请从您了解的各个知识方面判断这样是否合理，需要注意哪些方面？并给与理论分析。(8分)
本文关键字：测试题 布线-制版技术，电子学习 - 布线-制版技术
