gate的物质成分对阈值电压也有所影响。如上所述，当GATE和BACKGATE短接时，电场就出现在gate oxide上。这主要是因为GATE和BACKGATE物质之间的work function差值造成的。大多数实际应用的晶体管都用重掺杂的多晶硅作为gate极。改变多晶硅的掺杂程度就能控制它的work function。
GATE OXIDE或氧化物和硅表面之间界面上过剩的电荷也可能影响阈值电压。这些电荷中可能有离子化的杂质原子，捕获的载流子，或结构缺陷。电介质或它表面捕获的电荷会影响电场并进一步影响阈值电压。如果被捕获的电子随着时间，温度或偏置电压而变化，那么阈值电压也会跟着变化。
第一个影响阈值电压的因素是作为介质的二氧化硅(栅氧化层)中的电荷Qss以及电荷的性质。这种电荷通常是由多种原因产生的，其中的一部分带正电，一部分带负电，其净电荷的极性显然会对衬底表面产生电荷感应，从而影响反型层的形成，或者是使器件耗尽，或者是阻碍反型层的形成。Qss通常为可动正电荷。
第二个影响阈值电压的因素是衬底的掺杂浓度。从前面的分析可知，要在衬底的上表面产生反型层，必须施加能够将表面耗尽并且形成衬底少数载流子的积累的栅源电压，这个电压的大小与衬底的掺杂浓度有直接的关系。衬底掺杂浓度(QB)越低，多数载流子的浓度也越低，使衬底表面耗尽和反型所需要的电压VGS越小。
所以，衬底掺杂浓度是一个重要的参数，衬底掺杂浓度越低，器件的阈值电压数值将越小，反之则阈值电压值越高。对于一个成熟稳定的工艺和器件基本结构，器件阈值电压的调整，主要通过改变衬底掺杂浓度或衬底表面掺杂浓度进行。衬底表面掺杂浓度的调整是通过离子注入杂质离子进行。
第三个影响阈值电压的因素是由栅氧化层厚度tOX决定的单位面积栅电容的大小。单位面积栅电容越大，电荷数量变化对VGS的变化越敏感，器件的阈值电压则越小。
实际的效应是，栅氧化层的厚度越薄，单位面积栅电容越大，相应的阈值电压数值越低。但因为栅氧化层越薄，氧化层中的场强越大，因此，栅氧化层的厚度受到氧化层击穿电压的限制。选用其他介质材料做栅介质是当前工艺中的一个方向。例如选用氮氧化硅 SiNxOy 替代二氧化硅是一个微电子技术的发展方向。正在研究其它具有高介电常数的材料，称为高k栅绝缘介质。
第四个对器件阈值电压具有重要影响的参数是栅材料与硅衬底的功函数差ΦMS的数值，这和栅材料性质以及衬底的掺杂类型有关，在一定的衬底掺杂条件下，栅极材料类型和栅极掺杂条件都将改变阈值电压。对于以多晶硅为栅极的器件，器件的阈值电压因多晶硅的掺杂类型以及掺杂浓度而发生变化。
可见，在正常条件下，很容易得到增强型PMOS管。为了制得增强型NMOS管，则需注意减少Qss、Qox，增加QB。采用硅栅工艺对制做增强型NMOS管和绝对值小的增强型PMOS管有利。
将MOS晶体管的栅漏连接，因为VGS=VDS，所以，VDS>VGS-VTN， 导通的器件一定工作在饱和区。这时，晶体管的电流-电压特性应遵循饱和区的萨氏方程：
IDS=KN/2•W/L•(VGS-VTN)2(1+λVDS)
即平方律关系。4种MOS晶体管的平方律转移特性如图所示，这样的连接方式在许多设计中被采用。
在实际工作中，经常出现衬底和源极不相连的情况，此时，VBS不等于0。由基本的pn结理论可知，处于反偏的pn结的耗尽层将展宽。上图说明了NMOS管在VDS较小时的衬底耗尽层变化情况，图中的浅色边界是衬底偏置为0时的耗尽层边界。当衬底与源处于反偏时，衬底中的耗尽区变厚，使得耗尽层中的固定电荷数增加。由于栅电容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的增加，必然导致沟道中可动电荷的减少，从而导致导电水平下降。若要维持原有的导电水平，必须增加栅压，即增加栅上的电荷数。对器件而言，衬底偏置电压的存在，将使MOS晶体管的阈值电压的数值提高。对NMOS，VTN更正，对PMOS，VTP更负，即阈值电压的绝对值提高了。
γ为衬底偏置效应系数，它随衬底掺杂浓度而变化，典型值：NMOS晶体管，γ=0.7～3.0。PMOS晶体管，γ=0.5~0.7对于PMOS晶体管，∆VT取负值，对NMOS晶体管，取正值。
对处于动态工作的器件而言，当衬底接一固定电位时，衬偏电压将随着源节点电位的变化而变化，产生对器件沟道电流的调制，这称为背栅调制，用背栅跨导gmB来定义这种调制作用的大小：
其中三个重要端口参数：gm、gds和gmb对应了MOS器件的三个信号端口G-S、D-S、B-S，它们反映了端口信号对漏源电流的控制作用。
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