图8：阻抗越高的分支线对噪声容限的影响越小
在具有80、100、130Ω信号线分支的三种网络条件下，邻近接收器的输入端测量出的三种波形如图8所示。具有130Ω信号线分支的网络中的接收器存在最高的噪声容限。表5给出了7号槽位中的驱动卡在某些通用频率下向所有十三块接收卡驱动时钟信号时，在8号槽位中的接收器上测量出的噪声容限。
表5：阻抗越高的分支线对噪声容限的影响越小
设计M-LVDS时钟分配网络的技巧和诀窍
设计符合AdvancedTCA标准的M-LVDS时钟分配网络的任务并没有看上去那样简单，如果只依赖于PCIMG3.0标准中所给出的建议的话。下面是用符合AdvancedTCA标准的背板和美国国家半导体的M-LVDS产品进行实验得出的设计建议和诀窍，按照这些建议设计将会有助于建立一个具有最高噪声容限的可靠的时钟分配网络。
1. 选择具有最慢转换时间的M-LVDS驱动器将会满足对时钟系统的带宽要求。TIA/EIA-899标准规定1ns为M-LVDS驱动器输出的最小转换时间。在具有1英寸分支线的AdvancedTCA背板上，1ns的转换时间对某些配置来说太短了。美国国家半导体的M-LVDS驱动器典型的10%~90%转换时间为1.7ns，可以在高达100MHz的频率下工作。
2. 如果其它的系统要求允许，将线卡上的时钟驱动器尽可能靠近背板末端的槽位。这种排列创建较长的信号路径。较长的信号路径损耗也会增大，并丢弃信号边缘信息。此外，当遇到阻抗不连续的情况时较慢的转换时间也使系统表现得更加“宽容”。
3. 尽可能使分支线长度最短。PCIMG3.0标准规定1英寸(包括ADF连接器)为M-LVDS器件的最大分支线长度。更长的分支线会造成系统故障。缩短分支线长度从1英寸至1/2英寸将会增加50%的噪声容限。
4. 当噪声容限非常重要时，应该考虑使分支线的阻抗值最大。这可以通过以下手段实现：增加分支线和铜箔板之间介质的厚度，或者将分支线做到PCB制造商所能实现的最窄值(除了使分支线长度最短以外)，或者同时实现上述的两者。
5. 任何电源噪音都能减少有效的噪声容限。确保M-LVDS器件已经正确地去耦。为VDD和GND引脚使用两个过孔，并靠近器件的VDD引脚放置去耦电容。图9显示如何放置去耦电容和连接DS91D176至电源层和地层。
图9：DS91D176的去耦
本文小结
较短并且很窄的分支线结合可控制输出边缘速率的信号驱动器(例如M-LVDS线路驱动器)，对增加噪声容限和提高任何多点网络(包括AdvancedTCA背板上的M-LVDS时钟分配网络)的整体性能是至关重要的。牢记这点并遵循本文中给出的PCB设计建议，可以很容易地设计出可靠的时钟分配网络。
