3．3 外加总线寄存器访问引脚 DQ［31∶0］：（t／s），地址／数据总线。
ADR［6∶2］：（in），外加地址总线。用于选择8个外加总线操作寄存器。
BE［2∶0］＃：（in），字节选通信号。
B E3＃／ADR1：（in），字节选通3（32位方式）或ADR1（16位方式），该信号端与读选通（RD＃）或写选通（WR＃）信号、SELECT＃信号一起使用。
S ELECT＃：（in），外加接口选择信号。当读写外加接口寄存器时，该引脚必须置低（当RD＃或WR＃有效时）。
W R＃：（in），写选通信号，当该信号与SE－LECT＃信号共同有效时，写数据到外加接口寄存器。
R D＃：（in），读选通信号，当该信号与SELECT＃信号共同有效时，从外加接口读取数据。
D QMODE＃：（in），外加总线数据宽度选择。
3 ．4 系统控制引脚 SYSRST：（out），系统复位信号。在PCI总复位信号的作用下，该引脚将输出一个负脉冲；也可通过软件对S5920中的复位控制寄存器进行操作以使之有效。
BRCLK：（out），缓冲后的PCI时钟信号。
A DCLK：（in），外加总线时钟信号。S5920内部所有外加总线逻辑均与该时钟同步。
I RQ＃：（out），中断请求信号。有效时，表明S5920向外加总线申请中断。
A DDINT＃：（in），外加总线中断请求信号。有效时，该信号将引起PCI总线的中断请求信号INTA＃有效。
FLT＃：（in），浮动。有效时，S5920器件中的所有输出端均处于高阻状态。
4 用S5920实现并行接口
下面给出一个用S5920实现PCI并行数据接口扩展卡的实例，该设计利用S5920的一个直通通道来实现16位数据传输。它采用查询方式读写I／O端口，在异常情况下，外设可通过S5920向PCI总线提出中断请求，以使软件对其进行相应处理。
采用S5920＋CPLD结构的接口设计如图2所示。图中CPLD芯片采用LATTICE公司生产的is－pLSI1032E，该芯片可用来产生外加总线和对外接口所需的各种控制信号，以及完成地址译码和数据的锁存和缓冲。配置存储器采用串行EEPROM芯片X24C02。
该接口扩展卡主要的对外接口控制信号包括选 通、读、写、外设和中断请求等。位于S5920和is－pLSI1032E中间的是外加总线，在本设计实例中，与直通通道操作相关的各种信号主要有： BPCLK、PTATN＃、PTBURST＃、PTWR、PTNUM［1∶0］、PTBE［3∶0］＃、ADCLK、SELECT＃、RD＃、WR＃、 BE［3∶0］＃、ADR［6∶2］、PTRDY＃、ADDINT＃及DQ［15∶0］等。
为了适应不同速度的外部设备的要求，S5920必须在外设准备好时才能驱动外加总线，因此通常可将其设置为被动工作模式，即置PTMODE为高电平。由于其对端口的读写可在PCI总线上执行单周期操作，因此外加总线上的信号遵循直通通道单周期读写时序
［1］。
发送和接收数据的简单程序如下：
5 结束语
对于熟悉计算机XT、ISA总线开发的设计者来说，S5920等专用PCI总线接口芯片的出现为他们提供了无须深入掌握PCI总线规范即可进入PCI 扩展卡设计领域的途径。当然，从实际出发，设计者也可以采用其它方案，甚至可以脱离专用芯片直接面对总线完成设计，这些都有待于在对PCI总线规范深入研究的基础上进一步探讨。
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