图 3：初始 Virtex-4 FPGA 布局规划，高亮显示开始未满足时序的路径
通过选择这些触发器中的每个触发器，并将它们限制到单个 PbLOCk 中，您可以调节和优化该 Pblock的尺寸和位置，从而缩短关键路径的延迟，如图 4 所示。必要时，您甚至可以创建嵌套 Pblock，从而创建一种子/主层次来进一步约束子模块，以获得额外的性能提升。根据捕获逻辑的资源需求，您可以将关键逻辑锁定位置，以实现对必要资源的最佳访问。
图 4：在对与该路径相关的所有基元进行约束后，您可以对 Pblock 进行优化，以使该路径达到所需的时序要求。
结论
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