实施步骤虽简单，但在实施过程中设计师可能仍会遭遇到一些问题。其中之一就是，实际线路延时值与原始评估值差异相当大。如果差异是由不好的布线形状所造成，那么设计师可打开Talus volCANo并以交互方式修复它们。通常，有两种不好的布线形状：jog（割阶）和绕障（detour）。对于割阶，它可通过Talus命令：“run route optimize jog …”或“run route refine model –type jog…”来去除。
对于绕障，它通常出现在资源不足的后布线阶段一些线路布线的时候。一种解决方法是：先在一个已布局却未布线的volcano中单独进行这些线路的布线；接着将它们加载回到后布线volcano中。设计师可选择性地设置这些线路为软或硬的预布线，以便他们在布线引擎尝试解决布线DRC时不会有太多的割阶。此外，你还可设置首选层，这样主要线路的布线工作可在资源丰富的层中完成。
另一个可能问题是：恶化的耦和时序。这通常发生在一群总线信号单元相互布局紧密的时候，它们拥有到同一个方向的相似连接。连接这些单元的线路布局非常紧密，有长距离地并行布线。这些线路中每一条都是到其它网路的一个聚集器，同时也是一个牺牲品。这会导致严重的耦和时序违规。解决这类问题的关键是在完成线路修复后尽可能早地输入耦和问题，否则它会在设计后期将带来非常大的麻烦。通过控制布线形状可很轻松地避免耦和时序恶化，如：使用多间距、添加屏蔽或在不同层进行它们的布线。
如采用线路延时进行多轮修复后，时序冲突仍未解决，那么建议检查一下原始约束是否合理，是否有缓和约束的空间。约束变更会有进度延时和项目失败的风险，因此设计师必须确保在项目一开始就尽其所能地检查出更多的潜在问题，建立合理约束。
总结
有挑战性功能块总是需要非同一般的方法才能让其时序回归正常。这些方法虽是利用了现有Magma Talus功能，但并不局限这些功能，对功能及功能的使用都进行进一步扩展。上文中这4种方法是虽然是要耗费些精力，但与后布线阶段的时序修复所需耗费精力相比，还是值得的。
图1是一例这种问题。在功能块左上角有个大型宏，它占用了许多布线层，在其周围区域造成了非常高的拥塞情况。图中加亮线是贯穿这个区域的一条路径，中间插入了几个缓冲区。有几点应多加注意：
1. 这条路径是往下走的，因为在大型宏的北面没有足够空间用于缓冲区、没有足
www.55dianzi.com 够导轨用于布线。
2. 线路中间部分由于高度拥塞布线而呈割阶状态。
3. 很难这个宏旁边找个位置插入新的缓冲区以修复转换和建立违规。
本文关键字：暂无联系方式综合-其它，单片机-工控设备 - 综合-其它
上一篇：手机PCB可靠性的设计方案
